嵌入式PLL（2）--PLL基本工作原理：PLL输出频率计算

已于 2024-11-08 17:18:11 修改
阅读量1.5k 收藏 22
点赞数 18
文章标签： 单片机 嵌入式硬件
于 2024-11-08 17:13:46 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/MHD0815/article/details/143631092
版权

目录

PLL 原理

各个参数的含义

最终输出频率的计算方式

示例计算

步骤：

更复杂的示例

步骤：

总结

FAQ:反馈频率概念

反馈频率 ffbffb​ 的计算

反馈频率的作用

示例计算

步骤：

更复杂的示例

步骤：

总结

PLL（Phase-Locked Loop，锁相环）是一种广泛应用于通信系统、频率合成器和时钟恢复电路中的重要电路。下面详细介绍 PLL 的原理、各个参数的含义以及最终输出频率的计算方式。

PLL 原理

PLL 的主要功能是使 VCO（Voltage-Controlled Oscillator，压控振荡器）的输出频率和相位与输入参考频率同步。PLL 通常包含以下几个主要组成部分：

  1. 参考频率源：提供一个稳定的参考频率 freffref​。
  2. 参考分频器 DIVRDIVR：将参考频率 freffref​ 分频到一个适合 PLL 内部工作的频率 fref_divfref_div​。
  3. 相位检测器（PD，Phase Detector）：比较参考分频后的频率 fref_divfref_div​ 和反馈分频后的频率 ffbffb​，生成误差信号。
  4. 环路滤波器（LPF，Loop Filter）：平滑相位检测器生成的误差信号，生成控制电压。
  5. 压控振荡器（VCO）：根据控制电压调整其输出频率 fvcofvco​。
  6. 反馈分频器 DIVFDIVF：将 VCO 的输出频率 fvcofvco​ 分频到一个适合相位比较的频率 ffbffb​。
  7. 输出分频器 DIVQDIVQ：将 VCO 的输出频率 fvcofvco​ 分频到最终的输出频率 foutfout​。

各个参数的含义

  1. 参考频率 freffref​：

    • 输入到 PLL 的参考频率，通常是一个稳定的时钟信号。

  2. 参考分频器 DIVRDIVR：

    • 将参考频率 freffref​ 分频到 fref_divfref_div​。
    • 计算公式：fref_div=frefDIVRfref_div​=DIVRfref​​

  3. 相位检测器（PD）：

    • 比较 fref_divfref_div​ 和 ffbffb​，生成误差信号。
    • 误差信号表示两个频率之间的相位差。

  4. 环路滤波器（LPF）：

    • 平滑相位检测器生成的误差信号，生成控制电压。
    • 控制电压用于调整 VCO 的输出频率。

  5. 压控振荡器（VCO）：

    • 根据控制电压调整其输出频率 fvcofvco​。
    • VCO 的输出频率 fvcofvco​ 是 PLL 的核心输出频率。

  6. 反馈分频器 DIVFDIVF：

    • 将 VCO 的输出频率 fvcofvco​ 分频到 ffbffb​。
    • 计算公式：
      • 整数分频：ffb=fvcoDIVFffb​=DIVFfvco​​
      • 分数分频：ffb=fvcoDIVFint+DIVFfracffb​=DIVFint​+DIVFfrac​fvco​​

  7. 输出分频器 DIVQDIVQ：

    • 将 VCO 的输出频率 fvcofvco​ 分频到最终的输出频率 foutfout​。
    • 计算公式：fout=fvcoDIVQfout​=DIVQfvco​​

最终输出频率的计算方式

  1. 计算参考分频后的频率：

    fref_div=frefDIVRfref_div​=DIVRfref​​

  2. 计算 VCO 输出频率：

    • 整数分频：

      fvco=fref_div×DIVFfvco​=fref_div​×DIVF

    • 分数分频：

      fvco=fref_div×(DIVFint+DIVFfrac)fvco​=fref_div​×(DIVFint​+DIVFfrac​)

  3. 计算最终输出频率：

    fout=fvcoDIVQfout​=DIVQfvco​​

示例计算

假设：

  • 输入参考频率 fref=10fref​=10 MHz
  • 目标输出频率 fout=100fout​=100 MHz
  • 参考分频器 DIVR=1DIVR=1
  • 反馈分频器 DIVF=10DIVF=10
  • 输出分频器 DIVQ=1DIVQ=1
步骤：

  1. 计算参考分频后的频率：

    fref_div=10 MHz1=10 MHzfref_div​=110 MHz​=10 MHz

  2. 计算 VCO 输出频率：

    fvco=fref_div×DIVF=10 MHz×10=100 MHzfvco​=fref_div​×DIVF=10 MHz×10=100 MHz

  3. 计算最终输出频率：

    fout=fvcoDIVQ=100 MHz1=100 MHzfout​=DIVQfvco​​=1100 MHz​=100 MHz

更复杂的示例

假设：

  • 输入参考频率 fref=10fref​=10 MHz
  • 目标输出频率 fout=100.1fout​=100.1 MHz
  • 参考分频器 DIVR=1DIVR=1
  • 反馈分频器 DIVFint=10DIVFint​=10，DIVFfrac=0.01DIVFfrac​=0.01
  • 输出分频器 DIVQ=1DIVQ=1
步骤：

  1. 计算参考分频后的频率：

    fref_div=10 MHz1=10 MHzfref_div​=110 MHz​=10 MHz

  2. 计算 VCO 输出频率：

    fvco=fref_div×(DIVFint+DIVFfrac)=10 MHz×(10+0.01)=10 MHz×10.01=100.1 MHzfvco​=fref_div​×(DIVFint​+DIVFfrac​)=10 MHz×(10+0.01)=10 MHz×10.01=100.1 MHz

  3. 计算最终输出频率：

    fout=fvcoDIVQ=100.1 MHz1=100.1 MHzfout​=DIVQfvco​​=1100.1 MHz​=100.1 MHz

总结

PLL 的工作原理是通过相位检测器和环路滤波器不断调整 VCO 的输出频率，使其与参考频率同步。最终输出频率 foutfout​ 是通过 VCO 输出频率 fvcofvco​ 经过输出分频器 DIVQDIVQ 分频后得到的。

FAQ:反馈频率概念

在 PLL（Phase-Locked Loop，锁相环）系统中，ffbffb​（Feedback Frequency，反馈频率）是指 VCO（Voltage-Controlled Oscillator，压控振荡器）的输出频率 fvcofvco​ 经过反馈分频器 DIVFDIVF 分频后的频率。这个频率 ffbffb​ 用于与参考频率 fref_divfref_div​ 进行相位比较，以实现频率和相位的同步。

反馈频率 ffbffb​ 的计算

  1. 整数分频：

    ffb=fvcoDIVFffb​=DIVFfvco​​

  2. 分数分频：

    ffb=fvcoDIVFint+DIVFfracffb​=DIVFint​+DIVFfrac​fvco​​

    其中：

    • DIVFintDIVFint​ 是反馈分频器的整数部分。
    • DIVFfracDIVFfrac​ 是反馈分频器的小数部分。

反馈频率的作用

  1. 相位比较：

    • ffbffb​ 与参考频率 fref_divfref_div​ 在相位检测器中进行比较，生成误差信号。
    • 误差信号表示 ffbffb​ 和 fref_divfref_div​ 之间的相位差。

  2. 频率调整：

    • 通过环路滤波器平滑误差信号，生成控制电压。
    • 控制电压调整 VCO 的输出频率 fvcofvco​，使 ffbffb​ 与 fref_divfref_div​ 同步。

示例计算

假设：

  • 输入参考频率 fref=10fref​=10 MHz
  • 目标输出频率 fout=100fout​=100 MHz
  • 参考分频器 DIVR=1DIVR=1
  • 反馈分频器 DIVF=10DIVF=10
  • 输出分频器 DIVQ=1DIVQ=1
步骤：

  1. 计算参考分频后的频率：

    fref_div=frefDIVR=10 MHz1=10 MHzfref_div​=DIVRfref​​=110 MHz​=10 MHz

  2. 计算 VCO 输出频率：

    fvco=fref_div×DIVF=10 MHz×10=100 MHzfvco​=fref_div​×DIVF=10 MHz×10=100 MHz

  3. 计算反馈频率：

    ffb=fvcoDIVF=100 MHz10=10 MHzffb​=DIVFfvco​​=10100 MHz​=10 MHz

  4. 计算最终输出频率：

    fout=fvcoDIVQ=100 MHz1=100 MHzfout​=DIVQfvco​​=1100 MHz​=100 MHz

更复杂的示例

假设：

  • 输入参考频率 fref=10fref​=10 MHz
  • 目标输出频率 fout=100.1fout​=100.1 MHz
  • 参考分频器 DIVR=1DIVR=1
  • 反馈分频器 DIVFint=10DIVFint​=10，DIVFfrac=0.01DIVFfrac​=0.01
  • 输出分频器 DIVQ=1DIVQ=1
步骤：

  1. 计算参考分频后的频率：

    fref_div=frefDIVR=10 MHz1=10 MHzfref_div​=DIVRfref​​=110 MHz​=10 MHz

  2. 计算 VCO 输出频率：

    fvco=fref_div×(DIVFint+DIVFfrac)=10 MHz×(10+0.01)=10 MHz×10.01=100.1 MHzfvco​=fref_div​×(DIVFint​+DIVFfrac​)=10 MHz×(10+0.01)=10 MHz×10.01=100.1 MHz

  3. 计算反馈频率：

    ffb=fvcoDIVFint+DIVFfrac=100.1 MHz10.01=10 MHzffb​=DIVFint​+DIVFfrac​fvco​​=10.01100.1 MHz​=10 MHz

  4. 计算最终输出频率：

    fout=fvcoDIVQ=100.1 MHz1=100.1 MHzfout​=DIVQfvco​​=1100.1 MHz​=100.1 MHz

总结

  • 反馈频率 ffbffb​：是 VCO 输出频率 fvcofvco​ 经过反馈分频器 DIVFDIVF 分频后的频率。
  • 作用：用于与参考频率 fref_divfref_div​ 进行相位比较，生成误差信号，调整 VCO 的输出频率，实现频率和相位的同步。
PLL总结——设置时钟频率
暗夜
09-15 1万+
PLL设置序列 要使PLL初始化运行，那么必须按步骤完成下面的序列：  1. 如果PLL已被连接，则用一个馈送序列断开与PLL的连接。 2. 用一个馈送序列禁止PLL。 3. 如果需要，在没有PLL的情况下改变CPU时钟分频器设置来加速操作。 4. 写时钟源选择控制寄存器来改变时钟源。 5. 写PLLCFG并用一个馈送序列使其有效。PLLCFG仅可在PLL被禁止时更新。 6. 用一个
PLL中计算目标频率的的M，N分频系数是如何来的？
tugouxp的专栏
11-20 2915
下图是某款Sunxi平台的时钟树分布图，输入是24MHZ的晶震源，输出则是很多个不同的频点。 一般来讲，输出频率和输入频率满足如下的关系： 这篇文章讨论这个公式的原理和来历。 下图所示的是PLL的基本结构，生成时钟信号的核心部分是压控振荡器(Voltage-Controlled Oscillator, VCO),VCO能够根据所加的电压调整频率的振荡器，从图中可以看到，兼相器可以比较外部输入的基准时钟和VCO自身输入的时钟间的相位差，如果两个时钟一致则维持VCO电压，如果不一致就需要通过控制.
STM32F3平台基于SOGI-PLL锁相环的并网逆变技术详解及应用
04-09
内容概要：本文详细介绍了在STM32F3平台上实现并网逆变的技术方案，特别是采用SOGI-PLL（二阶广义积分锁相环）进行电网同步的方法。首先，文章阐述了硬件设计要点，包括电流环和锁相环的配合、ADC同步采样、霍尔传感器的应用以及运放电路的设计。接着，深入探讨了SOGI-PLL的软件实现，包括离散化公式的推导、Park变换的实现、PI调节器的使用以及并网瞬间的软启动策略。此外，还讨论了防孤岛保护机制、硬件调试技巧以及并网同步时的保护策略。最后，分享了一些实际调试经验和常见问题的解决方案。 适合人群：从事电力电子、嵌入式系统开发的专业人士，尤其是对并网逆变技术和锁相环感兴趣的工程师。 使用场景及目标：适用于需要实现高精度电网同步的并网逆变项目，帮助开发者理解和掌握SOGI-PLL的工作原理及其在STM32F3平台上的具体实现方法。 其他说明：文中提供了详细的代码片段和硬件设计建议，有助于读者快速上手并应用于实际项目中。同时，强调了调试过程中需要注意的关键细节，避免常见的错误和陷阱。
PLL（锁相环）的详细介绍及示例
ahah12345678的博客
01-11 2880
PLL（Phase-Locked Loop，锁相环）是一种反馈控制电路，它通过比较输入信号与由压控振荡器（Voltage-Controlled Oscillator, VCO）产生的输出信号的相位差，调整VCO的频率，使输出信号的相位与输入信号的相位保持同步。最后，VCO根据控制电压的变化调整其输出频率，使输出信号的相位与输入信号的相位保持同步。PLL的工作过程是一个闭环反馈系统，它不断调整VCO的频率，以跟踪输入信号的频率变化，并在稳定状态下与输入信号保持同步。：滤波后的误差信号被用作VCO的控制电压。
PLL技术
weixin_48811139的博客
02-11 216
VCO分频是PLL中的关键步骤，通过分频器降低VCO输出频率，确保与参考信号同步。PLL技术通过闭环控制实现频率和相位的精确同步，广泛应用于多个领域。
基础知识~ 锁相环 PLL、同步时钟 、同步电路/异步电路、FPGA、IC、关键路径
qq_40549426的博客
05-28 6411
锁相环 PLL （ Phase Locked Loop） PLL 的英文全称是 Phase Locked Loop，即锁相环，是一种反馈控制电路。锁相环作为一种反馈控制电路，其特点是利用外部输入的参考信号控制环路内部震荡信号的频率和相位。因为锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 什么叫 FPGA FPGA
CPU频率计算方法---PLL设置
HP Studio
06-27 6844
cpu时钟频率和串口波特率的计算公式S3C44B0的系统时钟设置公式 Fpllo 为系统的主频，此处为60MHzFin 为晶振的频率，此处为10MHz一. 通过PLL输出时钟脉冲频率的计算： a) Fpllo ＝ （m × Fin）/ （p × 2^s） b) m = (MDIV + 8) , p = (PDIV + 2), s = SDIV c) 20MHz d) Fpllo * 2s e) 1
嵌入式PLL介绍（5）--PLL系统组件介绍
MHD0815的博客
11-11 1249
PLL 系统中的各个组件和特性共同协作，确保系统的稳定性和性能。主要组件包括参考时钟、参考分频器、相位检测器、环路滤波器、压控振荡器、反馈分频器和输出分频器。辅助组件和特性如鉴频器、鉴相器、电荷泵、环路带宽和增益控制、锁相指示器、温度补偿电路和电源管理电路进一步优化了系统的性能。
【PLL】应用：频率综合器
m0_62489442的博客
02-18 977
频率合成器，直接频率合成，间接频率合成，整数N和DDFS混合结构，多环路PLL结构，分数锁相环，GSM收发机设计，建立时间和带宽，带内相位噪声，杂散、带外相位噪声
锁相环PLL
zyn919的专栏
09-26 2206
PLL可以用来提供芯片时钟，是由PLLSTAT（PLL状态寄存器）来控制的，由第9位来控制，用来读出PLL的连接位。当第8位PLLE和第9位PLLC都为1时，PLL作为时钟源连接到处理器。当PLLC或PLLE为0时，PLL被旁路，处理器直接使用振荡器时钟。 由此处可以得到，有两种方法来提供板子的时钟源。 PLL的频率计算： PLL的频率计算使用下列参数： Fosc  the frequen
电力系统锁相环技术：SRF-PLL、DDSRF-PLL与SOGI-PLL性能对比及应用选择
04-19
首先介绍了每种PLL的工作原理及其优缺点，特别是针对电网电压畸变（如谐波和三相不平衡）时的表现。接着通过实验数据展示了各方案的实际效果，包括相位误差、动态响应时间和CPU负载等方面的数据。最后给出了适用于...
嵌入式学习之DDS-PLL组合跳频频率合成器.zip
08-15
嵌入式学习之DDS-PLL组合跳频频率合成器
SAR-ADC及相关模拟电路技术解析：运放OTA、PLL锁相环、Bandgap基准电源与LDO
最新发布
04-27
随后，文章深入讲解了PLL锁相环的基础和进阶概念，特别是其在频率合成、定时和相位控制方面的应用。再者，阐述了Bandgap基准电源的作用及其在选择和使用时的注意事项。最后，介绍了LDO低压差稳压器的特点和优势，...
PLL-config.rar_DSP PLL_PLL_PLL dsp
09-23
压缩包"PLL-config"可能包含了55xx DSP PLL的配置代码示例、相关寄存器描述、时钟计算工具或者用户手册等资源，帮助开发者理解和配置PLL。对于初学者来说，理解这些概念并正确设置PLL参数至关重要，因为它直接影响到...
锁相环环路滤波器计算公式_射频锁相环介绍
weixin_39984403的博客
12-31 607
PLL代表锁相环。 顾名思义，如下图所示，PLL是一种具有反馈环(LOOP)的电路，用于使反馈信号的相位/频率与参考输入信号的相位/频率相同(锁定)。 如下图所示，如果参考输入和反馈输入之间存在相位差，则“相位检测器+环路滤波器”会生成一定电平的电压，以改变(控制)VCO(电压控制振荡器)。电子-PLL的原理图现在，让我们看看更多的细节，让我们考虑一下相位检测器是如何工作的。 有几种不同类型的鉴相...
什么是PLL, PLL的作用
热门推荐
kickxxx的专栏
02-28 2万+
PLL是phase locked loop的缩写，中文译作锁相环。按照架构来分可分为模拟，数字，数模混合型锁相环。按照环路传函可分为一阶，二阶，三阶，高阶锁相环。按照其他分类方式可以分为整数型PLL和小数型PLL，电荷泵型和非电荷泵型PLL，LC VCO（压控振荡器）和ring-VCO 锁相环，等等。PLL的作用主要有频率合成和CDR（时钟数据恢复）。 频率合成是指PLL反馈时钟和输入参考时钟锁定
VO用户时序总结
阿Sir问道
12-27 1481
Hi3531 PLL 频率计算方法 PLL Pin 计算方法描述 注意事项 FREF PLL 输入参考时钟 ...
VCO 理论模型
努力学习的IC小白
04-29 1405
VCO给定一个电压，输出一个频率，电压跟频率的关系近似线性，其斜率即为Kvco（单位Hz/V，在PLL环路分析中需要乘2π）。瞬时频率为：时域上，一般正弦信号写成，其中为相位。所以相位随时间的变化是线性的，其斜率为，相位在半个周期内穿过π的倍数，有。对于VCO而言，有相位为，相位斜率为。假设随时间变化，即相位斜率随时间变化，则总的相位=对瞬时频率的积分=相位斜率对时间的积分。其中，第二项被称为额外相位：PLL中主要是对相位差感兴趣，相位差/Vcont即为VCO的传输函数。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

小蘑菇二号

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值