IC 理论篇（03-05）时钟偏差以及时钟抖动

芯片原厂必学课程 - 第三篇章 - IC 理论篇

03-05 时钟偏差以及时钟抖动

新芯设计：专注，积累，探索，挑战

引言

  本文主要介绍了时钟偏差和时钟抖动

  NOTES：本文来自《芯片原厂必学课程 - 第三篇章 - IC 理论篇》技术专栏

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🌏 一、时钟偏差的相关概念

  时钟偏差 Clock Skew 是指同一个时钟域内的时钟信号，到达各个模块（如寄存器）所用的时间偏差（由于布线长度不一致以及存在的线延时）

  时钟偏差主要分为正偏差和负偏差，当信号传输的目标寄存器在接收寄存器之前捕获正确的时钟信号，电路发生正偏差（时钟布线方向与数据流水方向一致），当信号传输的目标寄存器在接收寄存器之后捕获正确的时钟信号，电路发生负偏差（时钟布线方向与数据流水方向相反）

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🌏 二、时钟抖动的相关概念

  时钟抖动 Clock Jitter 是指相对于理想时钟沿而言，实际时钟所存在的不随时间积累的、时而超前、时而滞后的偏移（时钟脉冲宽度发生了暂时的变化，也就是 Tcycle 或大或小，这是永远存在的）

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🌏 三、总结

  时钟偏差 Skew 通常是指时钟相位上的不确定，时钟抖动 Jitter 通常是指时钟频率上的不确定；相位为整体移动，频率为单个时钟变动

  时钟偏差和时钟抖动都要求系统时钟宽度增加，以满足建立时间和保持时间的要求，从而降低了系统时钟频率，导致了系统的性能变差。所有的时钟网络布线都应该使用由 FPGA 提供的专用时钟资源（如全局时钟资源、局部时钟资源和 I/O 时钟资源），否则时钟偏差会非常严重

• 源时钟，指发送数据的时钟；目的时钟，指接收数据的时钟
• 发送沿，指发送数据的源时钟活动边沿；接收沿，指接收数据的目的时钟活动边沿

  在超大规模集成电路中，存在大量需要时钟信号进行同步的寄存器，这就需要构建一个时钟信号的分布传输网络，来提供时钟偏移尽可能小的同步时序。在集成电路的物理设计阶段，需要设计一个良好的时钟树结构 CTS，通过在时钟信号传输电路上插入具有不同时延参数的缓冲器，可以尽可能地使时钟偏移接近零，即时钟信号近乎同步到达各个寄存器