Vivado clk gate处理（DRC RTSTAT-2错误）

 在vivado实现FPGA时出现DRC RTSTAT-2错误，经查看发现是时钟路径过长导致的时钟布线资源不够的问题；

解决方法：1、开启gated_clock_cinversion综合选项；

                  2、时钟gate模块中添加gated_clock="yes"选项；（在输入接口处添加）

                  3、keep_hier选项不能选择为yes，否则也不能插入clock gate；

注：详见vivado官网论坛https://forums.xilinx.com/t5/Design-and-Debug-Techniques-Blog/Gated-Clock-Conversion-in-Vivado-Synthesis/ba-p/982650