FPGA基本结构
logic cell : a 4-input LUT with no other functionality
The ratio between the number of logic cells and 6-input LUTs is 1.6:1.
逻辑资源
CLB -> (2) Slice -> (4) 6-input LUT, (8) FF, latch, SLR, multiplexer, carry Logic, MUX.
IOB
DSP48
PLL, MMCM
XADC
BRAM
锁存器(Latch)是一种对脉冲电平敏感的双稳态电路,它具有0和1两个稳定状态,一旦状态被确定,就能自行保持,直到有外部特定输入脉冲电平作用在电路一定位置时,才有可能改变状态。
对时钟脉冲边沿敏感的状态更新称为触发,具有触发工作特性的存储单元称为触发器。