FPGA设计优化

1. 电路速度优化
   最大频率（减小逻辑延时）
   并行计算，流水线
   添加寄存器层次
   寄存器平衡
   改变关键路径逻辑
2. 电路面积优化
   重用逻辑资源
   折叠流水线
   FPGA资源复位/置位（SLR，BRAM，DSP）
   利用器件本身的特性进行映射（FDSE，FDRE）
3. 电路功耗优化
   I=VCf
   时钟门控<时钟偏移>
   双沿触发器
   修改终端匹配方式
   降低核电压
4. 亚稳态（跨时钟）
   DLL调相（时钟有倍频关系）
   同步“双触发器”（双跳同步）
   异步FIFO（Grey+双跳同步）
   ASIC时钟模块，时钟门控转为数据门控，减少时钟域。
5. 复位电路优化
   异步复位，同步释放
   单个always模块中不应该利用不同类型的复位。
   不同时使用复位和置位
   尽量使用高有效复位
6. 综合优化
   局部布线资源
   资源共用
   寄存器平衡（只应用在关键路径）
   驱动异步输出时利用格雷码
7. Floorplan
   布图
   约束高扇出到指定区域
   优化连接线
   内置结构
8. 布局布线优化
   优化约束（时钟，IO，引脚位置，时序，电压，温度）
   逻辑复制减小逻辑延时
   层次优化