一周掌握 FPGA VHDL Day 2

2.1 实体（Entity）

实体描述了设计单元的输入输出接口信号或引脚，是设计实体经封装后对外的一个通信界面。

二、VHDL的基本结构

• 实体（Entity）：描述所设计的系统的外部接口信号，定义电路设计中所有的输入和输出端口；
• 结构体 (Architecture)：描述系统内部的结构和行为；
• 包集合 (Package)：存放各设计模块能共享的数据类型、常数和子程序等；
• 配置 (Configuration)：指定实体所对应的结构体；
• 库 (Library)：存放已经编译的实体、结构体、包集合和配置。

VHDL的基本设计单元结构：程序包说明、实体说明和结构体说明三

2.1 实体（Entity）

实体描述了设计单元的输入输出接口信号或引脚，是设计实体经封装后对外的一个通信界面。

部分。

实体名由设计者自由命名，用来表示被设计电路芯片的名 称，但是必须与VHDL程序的文件名称相同。要与文件名一致；