简谈FPGA设计中系统运行频率计算方法与组合逻辑的层级
今天和大侠简单聊一聊FPGA设计中系统运行频率计算方法与组合逻辑的层级,话不多说,上货。
我们的设计需要多大容量的芯片?我们的设计能跑多快?这是经常困扰工程师的两个问题。对于前一个问题,我们可能还能先以一个比较大的芯片实现原型,待原型完成再选用大小合适的芯片实现。对于后者,我们需要一个比较精确的预估,我们的设计能跑50M,100M 还是133M?
首先让我们先来看看Fmax 是如何计算出来的。图(1)是一个通用的模型用来计算FPGA的。我们可以看出,Fmax 受Tsu , Tco , Tlogic 和 Troute 四个参数影响。( 由于使用FPGA 全局时钟,时钟的抖动在这里不考虑)。
时钟周期 T = Tco + Tlogic + Troute + Tsu
时钟频率 Fmax = 1/Tmax
其中:
Tco :D 触发器的输出延时
Tlogic :组合逻辑延时
Troute :布线延时
Tsu :D 触发器的建立时间
让我们看一下上图:图1,上图为时钟周期的计算模型,由此可以看出,在影响Fmax 的四个参数中,由于针对某一个器件Tsu 和Tco 是固定的,因此我们在设计中需要考虑的参数只有两个Tlogic 和Tr