FPGA设计之跨时钟域数据传输

1.为什么要分析跨时钟域数据传输问题？

• 正常来讲同步时钟域下的数据传输，只要建立和保持时间满足，外部环境（核心电压/温度）没有剧烈变化，一般情况下可以保证数据可靠传输。而异步时钟域在时序约束的时候已经设置了不同的clock group，相互之间的数据是不会进行时序分析的，因此即便是静态时序分析没有报告时序问题也不意味着异步数据传输可以可靠进行。因此说，跨时钟域的数据传输是设计出来的，而不是约束出来的。

• 需要明确的是只要是异步数据传输就必然会有亚稳态的问题，通过一些特殊设计，比如打两拍同步等只能减低亚稳态概率而不能完全消除。因此在设计中应该尽量选择同步设计的方式。若一定要用到异步设计，那也应当处理好跨时钟域数据传输的问题，尽量使得系统对亚稳态错误不敏感。

• 亚稳态其实就是数据没有满足寄存器的建立和保持时间而引发的现象，说白了就是数据到来的时机和采样沿挨得太近，导致寄存器不知道这次数据到底是０还是１，在经历了一段决断时间之后，随机地输出了一个值，该值与数据毫无关联。因此系统功能就会出错。

2.减少亚稳态的方法：

• 降低时钟频率，为数据到来提供足够的准备时间
• 选用高端器件，建立保持时间很短，也是为数据传输尽可能地留时间
• 采用特殊设计，处理好异步数据传输

3.跨时钟域数据传输分类：

• 按照传输数据位数分
  （1）单bit数据传输，比如使能信号、FIFO读写命令、复位信号等
  （2）多bit数据传输，比如固件通过Qsys中PIO的IP向NIOS发送多位数据，数据采集模块和数据处理模块直接异步传输等
• 按照异步时钟域快慢分
  （1）快采慢
  （2）慢采快

4.常用的异步处理策略

• 对于复位信号，常用的方式就是异步复位，同步释放。
• 对于单bit数据传输，快采慢，源时钟域过来的数据置位时间必然大于目的时钟域的一个周期，因此只需要将源时钟域的数据打两拍同步后使用即可；
• 对于单bit数据传输，慢采快，若源时钟域数据不做特殊处理（展宽，握手机制等），那么就只置位一个源时钟域的时钟周期，有可能置位的这一个时钟周期刚好没有被目的时钟域的采样沿采集到，那就导致系统出错。因此在这种情况下，单纯地在目的时钟域下打两拍是不保险的。必须使用信号展宽或者握手机制来处理。
• 对于多bit数据传输，快采慢，这种情况下也不建议使用打两拍的方式处理，因为数据位数越多，打拍子能够完全消除亚稳态的概率就越低，只要有１位没有被消除，那么整个多位数据将全部失效。
  因此，对于多bit数据传输，慢采快，更不能使用打两拍的方式。
  通用的方式是使用异步FIFO，或者双端口RAM对数据进行缓冲处理，两个时钟域分别控制着读写命令或地址，在这种情况下可靠地传输数据。

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