FPGA知识点

1.CLB 是基本的组成单元，而Slice是CLB的基本的组成单元。每一个Slice里面有四个LUT

2.Distribute RAM 只能够由 SLICEM 组成，SLICEL 是无法组成 Distribute RAM 的。SliceM（M是指Memory）和SliceL（L是指Logic）的区别是，SliceM中含有能够把LUT资源重新整合为Ram和Rom的逻辑。这就是所谓的Distributed Ram。

3.slice有2种，一种被称为sliceL，另一种被称为sliceM

4.LC(在xilinx的数据手册里面的LC数目)=lut的数目*1.6

5.“logic cells” 是 Xilinx 创造出来的一个市场用的刻度，可以用来衡量不同内部结构甚至不同厂商的资源情况。
"logic cells"代表的是一个没有其他任何功能的4输入LUT，在老一些的Xilinx的FPGA中，他们使用LUT的数目乘以1.2来计算LC的数目，因为一个LUT中还有一个进位链和MUX。

6.HP电压最高能到1.8v，HR最高能到3.3V

7.注意：HR不支持原语——ODELAY,HP支持。

8.无论是HR或者HP BNANK，每个BANK都包含50个I/O管脚，每个I/O管脚都可配置成输入、输出。每个BANK的首尾管脚只能作为单端I/O，其余48个I/O则可配置成24对差分I/O。

9.idelay2的延时有31—tap（挡）

10.大神说：fifo里面的builtin fifo占ff资源。