数据类型 systemverilog语法 UVM

【systemverilog语法和UVM】数据类型

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前言

数据类型是任何编程语言的重中之重，任何编程不管是verilog、systemverilog、c、c++还是python等等，都是对数据的搬运和处理。只有掌握好数据是什么样的，才能进行更好的实现我们需要的功能。

为了快速学习为目的，本文学习知识点，点到为止，后续有需求再进行补充。

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一、内建数据类型

内建数据类型就是最基础的数据类型，不可再分割了，之后的所有数据，包括数组、enum、或者自定义的数据结构，都是由内建数据类型构成。内建数据类型有以下：

• SV中logic为4值逻辑，即其值可以有4个，分别为 0/1/x/z
• SV中bit类型为双状态，2值逻辑，分别为0/1

其中，byte/shortint/int/longint:位宽分别是 8/16/32/64

SV对Verilog数据类型也是兼容的，即Verilog的数据类型SV也都包括。例如Verilog net类型的wire，variable中的reg, integer, real等。

记忆有符合和无符号：只要数据类型不是单bit定义，都是有符号的。有符号数可以表示的数据量，如btye，是-128~127，不是2^8 - 1=255

对于这几种数据类型的使用需要注意以下几点：

• logic可以代替reg和wire使用，但是如果是双端口，必须用wire。此外，logic 可以assign赋值了
• 双状态的数据类型，只能表示0和1，实际电路中还有高阻态和亚稳态。在仿真中，如果用双状态，需要考虑该变量是否有X和Z，可以通过下面代码来检测：

if($isunknown(iport) == 1)

二 、定宽数组

和verilog中]，对比着理解。要分清下面的说法。

reg [7:0] data1；// 这只是内建数据类型的一个数据
reg [7:0] data2 [0:15]; // 这是一个由类建数据类型构成的一维数组
int data3[16]; // 这也是一个一维数组，data[0]~data[15] 装了16个int类型的内建数据（或者称为元素）
int data4[0:15];// 同data3

// 再理解2维数组：下面两个是一样的，只是表达不一样。和一维一样的理解，里面是装内建数据（元素），而不是单bit层次的数据；
byte data5[0:7][0:3]; 
byte data6[8][4]; 
// 二维数组赋值或者初始化
data6[7][3] = 99;

// 常量数组声明和初始化
int data7[5] = '{1,2,3,4,5};

• 另外需要分别的一点：一般sv数据位宽是0:7,这样去定义；而verilog习惯是从7:0；
• 越界读取数组数据，即比如读取了data6[9][1],如果该数组中内建类型是4状态，则读取的为X，如果是双状态，读取的是0。

其核心要点：其实要明白，内建数据类型是基本数据，数组是由内建数据来构成的。或者换一句来理解，数组只是用来装一般的内建数据的。总之，数组被发明出来，是为了更好的让我们去管理数据的（内建数据类型）

还有个小知识点：

数据在内存空间的存放问题：

• 在存放数组元素时，byte、sortint、int在存放在一个字中（32bit），longint存放在2个字中。非合并数组，字的地位存数据，高位空着。如下图：
  
• 仿真器一般使用两个或者两个以上的字来存放logic和integer

三、基本的数组操作 - for和foreach

3.1 一维数组操作

实现一个数组的初始化和赋值的操作

`timescale 1ns/1ns
module tb_top;

bit [31:0] src[5],dst[5];

initial begin
	for(int i = 0;i < $size(src);i++) // $size 返回数组位宽；for循环后，跟一条语句
		src[i] = i;
	foreach (dst[j]) // 循环遍历索引 i
		dst[j] = src[j] * 2;
	foreach (dst[k])
		$display("dst value = %d",dst[k]);
end
endmodule

3.2 多维数组的操作

后续是数据的基本操作…待定

总结

• 欢迎一起交流学习，如有错误之处，还请各位指正。

参考资料

[1] 《systemverilog验证 测试平台编写指南》