名称:基于FPGA的密码锁设计Verilog代码Quartus仿真(文末获取)
软件:Quartus
语言:Verilog
代码功能:
密码锁设计
1、输入十进制数字0~9
2、密码4位,密码内置
3、输入的密码显示在数码管中
4、通过数码管显示密码是否正确
1. 工程文件
2. 程序文件
3. 管脚分配
4. 程序编译
5. RTL图
部分代码展示:
module mimasuo( input clk,//时钟 input key_0_in,//数字按键0~9 input key_1_in, input key_2_in, input key_3_in, input key_4_in, input key_5_in, input key_6_in, input key_7_in, input key_8_in, input key_9_in, input key_10_in,//输入星号*,代表密码输入完成 input key_11_in,//输入井号#,代表重新输入密码 output [6:0] Segment_7,//显示密码正确与否(正确1,错误0) //输入的密码在8 array 7segment中显示 output [7:0] SEG_A_COM,//数码管位选 output [6:0] SEG_A//数码管段选 ); wire key_0; wire key_1; wire key_2; wire key_3; wire key_4; wire key_5; wire key_6; wire key_7; wire key_8; wire key_9; wire key_10; wire key_11; wire pass_or_not;//1表示正确,0表示错误 wire [15:0] password; //输入12个按键消抖 key_jitter i0_key_jitter( . clkin(clk), . key_in(key_0_in),//输入 . key_posedge(key_0)//消抖后按键 ); key_jitter i1_key_jitter( . clkin(clk), . key_in(key_1_in),//输入 . key_posedge(key_1)//消抖后按键 ); key_jitter i2_key_jitter( . clkin(clk), . key_in(key_2_in),//输入 . key_posedge(key_2)//消抖后按键 ); key_jitter i3_key_jitter( . clkin(clk), . key_in(key_3_in),//输入 . key_posedge(key_3)//消抖后按键 ); key_jitter i4_key_jitter( . clkin(clk), . key_in(key_4_in),//输入 . key_posedge(key_4)//消抖后按键 ); key_jitter i5_key_jitter( . clkin(clk), . key_in(key_5_in),//输入 . key_posedge(key_5)//消抖后按键 ); key_jitter i6_key_jitter( . clkin(clk), . key_in(key_6_in),//输入 . key_posedge(key_6)//消抖后按键 ); key_jitter i7_key_jitter( . clkin(clk), . key_in(key_7_in),//输入 . key_posedge(key_7)//消抖后按键 ); key_jitter i8_key_jitter( . clkin(clk), . key_in(key_8_in),//输入 . key_posedge(key_8)//消抖后按键 ); key_jitter i9_key_jitter( . clkin(clk), . key_in(key_9_in),//输入 . key_posedge(key_9)//消抖后按键 ); key_jitter i10_key_jitter( . clkin(clk), . key_in(key_10_in),//输入 . key_posedge(key_10)//消抖后按键 ); key_jitter i11_key_jitter( . clkin(clk), . key_in(key_11_in),//输入 . key_posedge(key_11)//消抖后按键 );
源代码
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