XIlinx FPGA开发基本流程（一）（总介绍）

目录

前言

介绍

设计输入

综合（SYnthesize）

综合流程

综合要点：

设计实现

翻译

映射

布局布线

生成配置文件

验证

器件配置

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前言

这篇博文先总的说一下 Xilinx FPGA开发的基本流程（不包括实例介绍），实例介绍在另有博文介绍。

Xilinx FPGA的开发在ISE（Integrated Software Environment）（集成软件环境）平台上完成，FPGA的设计流程主要分为以下几个部分：

1. 设计输入
2. 综合
3. 设计实现
4. 验证
5. 器件配置

先给出流程图

介绍

下面分别进行简单介绍：

设计输入

设计输入是将概念设计转化为硬件描述的过程，ISE支持多种描述方式，分别为CORE Generator，第三方网表，原理图设计，HDL描述（Verilog HDL或VHDL），设计约束。

（设计输入阶段，主要是使用硬件描述语言（HDL）对要设计的电路进行描述，可以使用的硬件描述语言分别为Verilog HDL和VHDL（Very High Speed Integrated Circuit Hardware Description Language），这个时候可能要配合IP CORE Generator 生成IP核来辅助设计，当然电路的设计还可以使用原理图设计方式，但这并不主流，且几乎不能用来设计大规模电路。）

综合（SYnthesize）

综合就是将HDL（硬件描述语言）描述转化为针对特定架构的网表描述（门级电路）的过程。

此时，XST（XIlinx Synthesis Tool）的输入为：HDL（例如：Verilog HDL）的源文件和综合库；

XST的输出：NGR和NGC网表文件，分别对应RTL Viewer 和 Technology Viewer；

如下图，ISE中的RTL Schematic和Technology Schematic就分别对应NGR和NGC网表文件。<