12nm注意事项

12nm最大特点在于12nm采用了finfet的处理方式，引入了fin的概念，以TSMC12nm工艺为例 一fin为0.048um。同时，所有的有源区需要落在fin上，器件的width也会是0.048的整数倍，即width所占的fin数量。

左侧为FINFET层次右侧为pr boundary，pr boundary的紫色横线需要在FINFET层次褐色横线的中间。后画pr boundary时要从两条FIN之间开始画以免出现DRC，任何不在pr boundary中的OD和不落在FIN上的OD都会有DRC问题。

一：模拟部分

单个mos来说，在标压情况下，其它工艺用到的CONT层次变成了VIA0，VIA0与M1相连的层次分别为MOPO（图中横向黄色）与MOOD（图中纵向实心绿色）。

1. plan：同电位NW优先靠近摆放，12nm工艺普遍mos finger数较多或采用mos内串联的mos类型如图mos，有X3的角标，代表3个mos串联。Plan时可以采用abut，modgen，cell array，clone，chain等方式加快plan速度   

（2）环的使用：外圈guardring也需要落在fin上，并按 PO space环绕器件，画guardring需要打开guardring选项卡。其中VT选项可以更改电压标识层，实际项目中会有很多器件类型，需要在ring上选择与mos相同的VT layer（如OD18,VTS_N,VTS_P等）。另外length较小mos需要用到CPO ring  

1：环的类型选择  2：环上gate的length  3：水平方向占用fin数 4：垂直方向占用fin数

5：VT layer（电压标识层）的选择 6：是否产生M1 7：M1包OD的大小 8：取消勾选后更改详细参数。另外直接产生的ring M1 较细，条件允许的话可以在此处适当变宽。

以上图length为0.016的mos举例。所用环为CPO环，CPO的作用是切掉PO，此处PO需要上下相连pass drc 但因为CPO的存在，mos的g极不会与ring short。

  （3）Metal规则与连线：Metal层次规则与22等小制程一样，不同宽度，不同平行长度有不同的drc，根据不同层metal界定标准也不同，对于单根metal宽度，间距，面积等都有要求。

  对于length较小如0.016 的mos，连线时注意VIA孔的间距问题，尤其在dummy mos和cap mos等S,D连线的mos连线时要注意。

  项目中metal层次比较多，部分走线会要求叠到M5以上，需要按最高层规划线道。

  实际连线时会大量使用客户的pcell来快速实现金属叠层，shielding添加等目的，如项目中没有可以使用的pcell，推荐优先做好多数mos尺寸的po孔，如length=0.24，0.135，0.016。

通过调用cell array来快速添加。

二：数字std cell部分：

  使用stdcell的数字部分需要周围环上一圈boundary cell，每一排stdcell都需要有TAPcell

使用垂直方向上的boundary cell时，需要将CPO较宽的一侧向外，使用水平方向上的boundary cell时需要将CPO与CCP层次间距等于0.053的一侧向外。stdcell共用时需要以prboundary为准。