模拟版图通识

一 、准备工作

PLL版图开始前要确认的事情

1，工艺制程： ?P（ POLY）?M（METAL）。

2，模块内可以用到的METAL层数（通常会预留TOP和TOP_1层用于顶层的P/G)。

3，模块内的金属连线走向。

4，GATE区域（PO和OD重合区域）是否可以跨线。

5，差分对匹配的排列方式，电流镜的匹配方式。

6，模块的预期SIZE（X,Y 是否有限制）。

7，PLL在CHIP内的摆放位置和方向。

8，模块的出PIN方向，特别是模块的P/G（电源和地）和大电流信号的接入方向。

9，VCO 单元，IN/OUT接线的宽度和间距。

10，需要添加SHIELDING 的信号线，间距和线宽。

11，版图里是否还有特别需要注意的地方。

二 、模拟版图通识

MOS：

1,PMOS和NMOS都要用一圈完整的SUB RING，将MOS围起来。

2,相似功能的MOS放在一个SUB RING 内，例如一组差分对，一组电流镜。

3,SUB RING通常一个CONT宽。(40NM以下的SUB RING 两个CONT宽)。

4,SUB RING尽量靠近MOS。 MOS与SUB RING的间距保持统一，不要任意。

5,MOS优先考虑共用（22NM的要注意DENSITY 问题）。

6,MOS不能共用的，DIFF 分开，保持DIFF 最小间距。不能共用，需要匹配的MOS（电流镜和差分对）要保持 S 和 D 同向（STEPPING）。

7,一个SUB RING 内，MOS与MOS之间的间距,如果不能最小，要保持等距，不要任意。

8,XL器件后，要分析一下，哪些层次可以共用，哪些层次或RING可以去掉。不要什么也不管，直接连线。

电阻和电容：

1,默认电阻两边要加DUMMY电阻。

2,高精度电容四边加DUMMY电容。

3,不论电阻体可不可以跨线，跑线都优先从电阻体和电阻体之间穿线。

4,同一区域内的器件要保持等距，特别强调DUMMY器件和有用器件保持等距。

器件摆放：

1,器件摆放一定要与电流和信号走向一致。

2,数字部分和模拟部分分区摆放。

3,高压部分和低压部分分区摆放，不同电压域不能混放。

4,相同、相似部分，遵循的LAYOUT原则要一致。

在满足以上条件的前提下，面积做到最优。 版图的层级关系和线路的层级关系要保持一致

连线：

1,VIA和CONT至少两颗。

2,普通连线间距，通常用MIN RULE。间距不可随意放大。

3,模拟部分，连线不用最小线宽。模拟部分，通常采用METAL包VIA四边等大的一个方形VIA头宽。

4,连线宽要符合线路标注的电流大小。

5,连线分区，同类的线，放一起跑线。模拟类和数字类接线分区。 连线时，既可以跳线，也可以跳 POWER/GROUND时，要优先选择跳线。 连线时，图形一定要切齐。

6,相同、相似部分，连线要相同，要一致。

POWER/GROUND:

一定要添加POWER/GROUND,不要用SUB RING 当POWER/GROUND。

1,BLOCK内POWER/GROUND通路要顺畅、简洁、清晰，不要迂回。

2,多排MOS的POWER/GROUND，不可以仅仅通过SUB RING连接。

3,POWER/GROUND要有主干和分支。 POWER/GROUND主干宽度要大于分支。 4,POWER/GROUND分支宽度要根据所接器件多少进行调整。器件少，可以减少宽度，器件越多，就要相应加宽。

5,POWER/GROUND从接入点到末端，可以渐细，切不可忽宽忽细，形成瓶颈。 POWER/GROUND分支和主干接线，注意有效宽带，不要形成“瓶颈”。

标签：

为版图服务。

DEVICE上要打DEVICE编号，连线上要打线名。原则上，线路中出现的线名都要打标记。 信号线上的标签，进行旋转调整，一定要顺着电流方向添加,方便辨认。

目检：

LAYOUT图形要美观整齐，空间利用合理。 ！！！！版图完成，必须进行目检。LVS、DRC、ERC等验证并不能排除所有的风险。