锁存器和触发器、线与逻辑

锁存器与触发器

锁存器：电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。
触发器：有交叉耦合的的门构成的双稳态的存储元件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串联而成。前一个锁存器决定了触发器的建立时间，后一个锁存器决定了保持时间，如下图所示。

锁存器的危害：

1. 对毛刺敏感。不能异步复位，上电后处于不确定的状态。
2. Latch会使静态时序分析变得复杂，不利于设计的可重用。
3. FPGA没有与锁存器直接对应的逻辑资源。FPGA实现锁存器，会采用查找表LUT，消耗更多资源。
   在RTL设计中避免Latch的方法：if-else中的条件写全，且在写case语句时，要包含default。

线与逻辑

• 线与逻辑为两个输出信号相连可以实现与的功能。
• 在硬件上要用OC门来实现（漏极或者集电极开路），由于不用OC门可能使灌电流过大而烧坏逻辑门，同时要在输出端口加一个上拉电阻（线或逻辑为下拉电阻）。
• 上拉电阻阻值的选择原则有

1. 从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
2. 从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
3. 对于高速电路，过大的上拉电阻可能边沿变平缓。
   综合以上三点，通常在1k到10k之间选取。对于线或中的下拉电阻，也有类似的道理。