【pynq DMA 卡死 bug解决】采用vivadoHLS编写IP核在PYNQ中调用dma.receivechannal()时卡死

最新推荐文章于 2023-03-22 22:55:47 发布
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文章标签： python fpga
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本文链接：https://blog.csdn.net/Taneeyo/article/details/116057956
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本文介绍了在使用Vivado HLS编写IP核并集成到PYNQ平台时遇到的DMA接收通道卡死问题。问题根源在于IP核输出的AXI接口缺少last信号，导致数据传输不完整。解决方法是在数据输出的最后一个循环点设置last信号为1，确保遵循AXI协议。通过创建包含last信号的结构体，可以实现正确传输。参考官方文档以了解更多细节。
摘要由CSDN通过智能技术生成

【pynq DMA 卡死 bug解决】采用vivadoHLS编写IP核在PYNQ中调用dma.receivechannal()时卡死

出现此问题是因为你的IP核输出的AXIS信号没有last信号，在axi协议中，last表示数据传输完成。在vivadoHLS中利用指令约束的axis总线自动生成时将不包括此信号。所以要在数据输出最后一个循环元处将last信号置为1.
此处可以编写一个带有last信号的结构体来完成数据传输。当然，结构体内数据data值类型可以是int float double 或者是ap_fixed<>自定义类型。
详细的说明可见官网这里
在这里插入图片描述

Taneeyo
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HC32串口DMA循环发送数据。
**My Coding Family**
08-22 974
如上问题有的来自我自身项目开发，有的收集网站，有的来自读者…如有侵权，立马删除。再者，针对此专栏中部分问题及其问题的解答思路或步骤等，存在少部分搜集于全网社区及人工智能问答等渠道，若最后实在是没能帮助到你，还望见谅！并非所有的解答都能解决每个人的问题，在此希望屏幕前的你能够给予宝贵的理解，而不是立刻指责或者抱怨！如果你有更优解，那建议你出教程写方案，一同学习！共同进步。ok，以上就是我这期的Bug修复内容啦，如果还想查找更多解决方案，你可以看看我专门收集Bug及提供解决方案的专栏。
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技术联盟
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weilxuext的博客
02-19 1万+
此文是转载自 http://www.fpgadeveloper.com/2014/08/using-the-axi-dma-in-vivado.html 我在测试AXI DMA时参考了这个文章，调通了xilinx官方的axidmatest.c 环境：uboot：2015.4    kernel 2015.3   vivado 2015.4.1    修改的地方： 1、用SD
[zynq7 问题记录] ps 从axi总线读数据卡住了一般是什么原因导致的
mcupro的专栏
03-19 3379
1，没有烧写逻辑。 2，读了一个VIVADO没有分配的地址。 3，AXI外设接口编写有问题，没有回复各种READY 。 4，如果是SDK在线运行，上述三个方面确保了，就按照下面步骤进行， 从新给板子上电，烧写BIT，启动PS。 5，如果是SD卡或者QSPI FLASH 启动，检查完上述1,2,3，再检查一下文件是否拷贝对。 sysclk.taobao.com
Vivado IP学习遇到的Bug：AXI-DMA
Darever专栏
07-16 1391
测试平台：Vivado 2017.2测试发现：S2MM接口方向： 1.DMA传输必须要有tlast 2.DMA Len(Offset 0x58)寄存器设置必须大于DMA握手启动传输到tlast中有效字节数（按Byte，如DMA位宽为64，则周期需要乘8） 如果上述不满足，Offset 0x34读出0x5011; 若Stream未握手，Offset 0x30的RS字段设置1会等待至握手才自清； ...
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