时序分析基本概念介绍——SDC概述

今天我们要介绍的时序概念是设计约束文件SDC. 全称Synopsys design constraints. SDC是一个设计中至关重要的一个文件。它对电路的时序，面积，功耗进行约束，它是设计的命脉，决定了芯片是否满足设计要求的规范。Timing工程师在release sdc时必须非常小心，一个错误的false path或者case constant就有可能导致整块芯片不工作。

Timing Constraint 为使用者所给定，用来检验设计电路时序的准则。我们在做STA前首先要了解各种约束是做什么的。

Timing Constraint按照它们的用途，大致分为以下几类：

（1）描述芯片的工作速度，即时钟的频率，包括create_clock,create_generated_clock等

（2）描述芯片的边界约束，包括set_input_delay, set_output_delay等

（3）描述芯片的一些设计违反rule（DRV），包括set_max_fanout,set_max_capacitance, set_max_transition等

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