- 案例说明
- PL端接入CameraLink相机,通过Base模式采集图像(1280*1024),然后通过VDMA缓存到PS端DDR。
- 使用AXI4-Stream Switch IP核将图像复分成两路,一路用于边缘检测处理(Sobel算法),另一路直接回显。
- 利用Video Mixer IP核将图像叠加,通过HDMI输出原始图像或者算法处理后的图像。本案例支持CameraLink Base/Full模式、彩色/黑白相机。
此开发详解基于创龙ZYNQ Z-7045/Z-7100评估板TLZ7xH-EVM展开。
增加TLZ7xH-EVM视频播放框
2.案例框图
3.申请IP核license
本开发案例使用的Video Mixer和Chroma Resampler IP核,需要到官网下载IP核免费license,否则将无法通过TcL脚本生成Vivado工程。
请参照创龙TLZ7xH-EVM评估板(ZYNQ Z-7045/Z-7100)用户手册《Xilinx Vivado 2017.4及License安装教程》文档,导入IP核。
成功导入后,点击View License Status可以查看新添加的IP核license如下图。
4.Vivado工程说明
参照创龙TLZ7xH-EVM评估板(ZYNQ Z-7045/Z-7100)《基于TcL脚本生成Vivado工程及编译》文档,使用TcL脚本生成Vivado工程。
(1)生成评估板TLZ7xH-EVM、ZYNQ型号为xc7z100的Vivado工程:
Vivado# vivado -mode batch -source tl_cameralink_edge_display_project.tcl -tclargs tlz7xh-evm xc7z100ffg900-2
(2)生成评估板TLZ7xH-EVM、ZYNQ型号为xc7z045的Vivado工程:
Vivado# vivado -mode batch -source tl_cameralink_display_project.tcl -tclargs tlz7xh-evm xc7z045ffg900-2
进入Vivado工程所在的runs路径,双击.xpr文件打开工程。
点击"IP INTEGRATOR -> Open Block Design",打开Vivado工程如下图所示。
点击Address Editor选项,可以看到IP核分配的地址,在PS端可以通过配置这些地址(寄存器)来控制IP核。
5.IP核与模块简介
lvds_n_x_1to7_sdr_rx模块
源码路径:hw\src\hdl\lvds_n_x_1to7_sdr_rx.v
模块实现了将差分输入数据转化成并行数据,参考时钟delay_refclk_in需接200MHz或者300MHz,本例程使用PS端的200MHz的FCLK1。双击打开配置界面。参数N表示通道数,X表示每个通道的数据差分对数量。
根据CameraLink V2.0标准:
- Lite/Base模式:单通道,每通道数据差分对为4对,需要1个连接器。
- Medium模式:双通道,每通道数据差分对为4对,需要2个连接器。
- Full/80bit模式:三通道,每通道数据差分对为4对,需要2个连接器。
配置N=1表示使用Base模式,N=2为Medium模式