基于HDL Designer 的UART FPGA设计教程

最新推荐文章于 2024-02-06 19:58:37 发布
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1 准备工作... 3

1.1 UART工程描述... 3

1.1.1 Uart工程结构... 4

1.1.2 源文件结构... 4

1.2 安装ModelsimSE 2019.2软件... 5

1.3 安装HDL Designer2021.1软件... 5

1.4 安装Vivado 19.2软件... 6

2 设置HDS Setup Assistant配置... 6

2.1 HDS Setup Assistant介绍... 6

2.2 设置HDL语言... 7

2.3 设置目标FPGA器件... 8

2.4 设置仿真器选项... 8

2.5 设置综合工具... 9

2.6 设置Other Flows. 9

2.7 设置Project. 10

2.8 设置版本管理... 10

2.9 再次启动HDS Setup Assistant. 11

3 创建UART工程... 11

3.1 设置Vivado环境变量... 11

3.2 创建HDL Designer工程... 12

3.3 设置HDL Designer环境变量... 14

3.4 创建顶层TOP文件... 15

3.5 创建vivado工程... 18

3.5.1 设置Flow选项... 19

3.5.2 设置高级选项... 19

3.5.3 设置Setup选项... 20

3.5.4 设置Create/Update选项... 20

3.5.5 设置Import选项... 21

3.6 在Vivado中新建IP Core. 22

3.7 导入IP到HDL Designer工程... 23

4 添加Uart模块到设计库... 25

4.1 将文件拷贝到hdl目录... 25

4.2 将文件添加到HDL designer默认库... 26

5 Uart工程BD模块搭建... 27

5.1 打开顶层BD文件... 28

5.2 在Component Browser中查找文件... 28

5.3 为BD中的子模块生成port. 30

5.4 添加Parameter参数... 32

5.5 添加embedded block. 33

5.6 添加仿真文件；... 37

5.7 添加testbench顶层... 38

5.7.1 创建BD并添加uart_syn_top文件... 38

5.7.2 创建新的verilog设计文件；... 40

6 Modelsim仿真验证；... 43

6.1 Modelsim Library mapping；... 43

6.2 修改搜索路径... 47

6.3 启动Modelsim仿真... 48

6.4 设置仿真参数... 48

6.5 查看仿真波形... 49

7 综合版本... 50

UKR_FPGA_LY
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