VHDL语言实现2输入异或门电路

 用VHDL语言实现2输入异或门电路。包含时序仿真波形图。

代码：

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY XOR2_1 IS
    PORT(a,b: IN STD_LOGIC;
    F : OUT STD_LOGIC );
END XOR2_1;
ARCHITECTURE ONE OF XOR2_1 IS
    BEGIN 
    F <= a XOR b ;
END ONE;    

 时序图仿真图以及RTL图：