实验背景:异或门是一种用途广泛的门电路。典型应用是作为加法器的单元电路。
VHDL代码
第一种写法:
Library IEEE;--库声明
USE IEEE.std_logic_1164.all;
ENTITY yihuomen IS--实体
PORT(a,b:IN std_logic;
y:OUT std_logic);
END yihuomen;
ARCHITECTURE one of yihuomen is--结构体
BEGIN y<=(a and not b)or(not a and b);
END ARCHITECTURE one;
RTL视图:
第二种写法:
Library IEEE;--库声明
USE IEEE.std_logic_1164.all;
ENTITY yihuomen IS--实体
PORT(a,b:IN std_logic;
y:OUT std_logic);
END yihuomen;
ARCHITECTURE one of yihuomen is--结构体
BEGIN y<=a xor b;
END ARCHITECTURE one;
RTL视图: