【testbench】第1篇：testbench编写规则

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文章专栏：《黑猫的FPGA知识合集》

1 概述

实现仿真需要自己增加testbench文件，也叫TB文件，也叫激励文件。
需要测试的模块（Verilog-module）被称为DUT（Design Under Test），在testbench中需要对一个或者多个DUT进行实例化。

testbench文件是什么呢？或者说怎么写呢？
个人看法，不一定对，就是要提供两个东西，第一个就是时钟，模拟的系统时钟；第二个就时根据你写的代码，比如连接了DDR芯片，实际上DDR芯片吐数据给代码了才能进行下一步操作，那么就需要在testbench中模拟吐数据这一操作。

2 testbench编写规则

数据类型处理方式
测试平台中需要声明与待测模块输入输出端口对应的变量。与输入端口相连接的变量定义为reg，与输出端口相连接的变量定义为wire。双向端口inou