黑猫奥利奥的博客

本文依据个人工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》1 前言1.1 工程环境软件windows上装的vivado 2018.1windows上装的SDK 2018.1ubuntu工程项目axi dma loop实验硬件zedboard开发板（ZYNQ 7020）SD卡：通过sd卡启动开发板1.2 背景概述我使用的是ZYNQ芯片的zedboard开发板，在开发板中跑Linux系统，之所以跑linux系

uramdisk.image.gz是Linux的根文件系统，但是我们通常在板子上启动系统后，如果在这个文件系统上做任何的修改（改文件内容、改系统配置、增删项目等等），这些操作都只在当前上电周期内有效，也就是重启板子后发现之前做的修改全部复原了。这里我猜测可能我们在开发板上改的只是文件系统映像，并没有直接修改到实体上。真正的原因在制作根文件系统相关资料上应该能找到。下面介绍如何使我们的修改永久有效的方法：1.在虚拟及中创建文件夹test，及两个子目录ramdisk_mount ramdisk_imag.

本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》1 FPGA深入研究之Liunx移植u-boot篇（基于xlnx_uboot_v2017.4）1.1 初识u-bootu-boot源码下载后研究了半天也不知道从哪里下手，网上的资料五花八门，使用的uboot版本也不同，没有找到适合自己的资料于是只能转头研究源码中的README文件了。一进入README，然后我发现/doc目录的描述是文档资料，那里应该可以找到我想要的

1 前言1.1 声明本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》1.2 主要内容作者使用zedboard开发板进行linux系统搭建，该开发板使用的是zynq系列FPGA芯片。对于其他类型的FPGA开发板，基本适用。文章大约一万字，主要介绍了如何搭建linux系统，以及如何在xilinx sdk上运行有linux系统的程序，使得zynq的ps端与pl端实现通讯。1、zedboard上搭载操作系统需要什么东

本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》本文为作者进行FPGA学习工作过程中使用到的部分电路知识总结，做如下分享。1 同步和异步（1）同步方法调用一旦开始，调用者必须等到方法调用返回后，才能继续后续的行为。（2）异步方法调用更像一个消息传递，一旦开始，方法调用就会立即返回，调用者就可以继续后续的操作。2 采样深度什么意思采样深度就是频率。抓取的示波器的线条通过点来打印出来，采样深度越大，打点的速度越

本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》1 FPGA设计中对输入信号的处理FPGA设计中对输入信号的处理：https://blog.csdn.net/m0_37822308/article/details/824533292 FPGA中RTL导致指的是什么RTL 寄存器传输级 （Register Transfer Level，RTL）RTL，其实就是指你写的程序代码。所以RTL仿真，就是程序仿真的意思

本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》1 概述分类Xilinx公司的原语按照算组件端口组件、寄存钟组件、处理器组件、移位寄存器、配置和检测组件组件、 Slice/CLB组件以及G比特收发器组件。vivado中原语模板2 IOBUFDS注意1、使用IOBUFDS操作差分信号，IO stardard需要改为DIFF_HSUL，否则执行会报错3 OBUFDS作用通过一个输入信号，产生两

本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》1 概述关键词IRQ Maskable Interrupts，可屏蔽中断NMI Non-Maskable Interrupts，不可屏蔽中断IPI Inter-Processor Interrupts，处理器间中断PPI 私有外设中断（private peripheral interrupts，PPI）SGI 软件生成的中断（software ge

1 前言1.1 声明本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》1.2 主要内容文章大约2500字，主要内容有：1、MIO及EMIO分别是什么？有什么区别2、什么是GPIO3、使用MIO中需要注意的点4、个人避坑指南2 简介2.1 什么是mioMIO(multiuse I/O)将来自PS外设和静态存储器接口的访问多路复用到PS的引脚上。简单来说，mio就是ps和外设之间的桥梁。如果没有mio，

本文依据个人工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》1 现有IP进行添加到BD文件中1、先将现有ip存放的路径在添加进来2、然后再点击加号，搜索刚才的ip添加进来就行了2 BD文件如何把电路图重新整理一下空白处右击，点击regenerate layout3 create HDL wrapper和generate output products是什么意思BD文件弄好后，先generate output produ

1 前言1.1 声明本文依据网络资料、个人试验及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》1.2 主要内容本文约5500字，大概讲述关于vivado的安装使用技巧及各个文件步骤含义，主要有：1、如何安装vivado2、vivado如何创建工程3、用通俗易懂的话解释了什么是管脚约束及综合synthesis4、执行过程中常遇到的问题6、固化和下载的详细步骤7、仿真分类及问题2 环境安装参考链接：https://b

1 前言本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》本文主要介绍了vivado中DMA相关的IP核使用及FIFO的几个IP核使用，附相关参考链接，皆为本人学习过程中认为不错的链接。2 DMA的几个IP参考链接AXI-Stream接口开发详细流程：https://www.eefocus.com/zhaoyongke/blog/13-05/294033_550a7.html分类AXI-DMA：实现从P

1 前言1.1 声明本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》1.2 主要内容文章大约5000字，主要内容有：1、ILA是干什么用的？2、vivado中添加添加ILA的方式有哪些？3、使用ila时候需要注意什么？4、 ILA和VIO的区别5、debug hub core6、 ILA（Integrated Logic Analyzed）和System ILA区别又是什么？7、如何保存ila抓取到

本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》1 概述实现仿真需要自己增加testbench文件，也叫TB文件，也叫激励文件。需要测试的模块（Verilog-module）被称为DUT（Design Under Test），在testbench中需要对一个或者多个DUT进行实例化。testbench文件是什么呢？或者说怎么写呢？个人看法，不一定对，就是要提供两个东西，第一个就是时钟，模拟的系统时钟；第二个就

本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》（1） 对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写；（2） 使用有意义的信号名、端口名、函数名和参数名；（3） 信号名长度不要太长；（4） 对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀；（5） 对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯

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参考：《夏宇闻-Verilog经典教程》第3.7.3节函数与任务的区别：函数只能与主模块共用同一个仿真时间单位，而任务可以定义自己的仿真时间单位。函数不能启动任务，而任务能启动其它任务和函数。函数至少要有一个输入变量，而任务可以没有或有多个任何类型的变量。函数返回一个值，而任务则不返回值。相同点verilog中的task和function是可以综合的，不过综合出来的都是组合电路。规则（1）除任务参变量外，任务还能够引用任务定义所在模块中声明的任何变量（2）注意，任务语句是过

本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》本文主要参考链接：https://zhuanlan.zhihu.com/p/1105437981 概述“always”块既可用于描述组合逻辑也可描述时序逻辑。1、always内不可以多层嵌套always！2、在同一个always块中不要既用阻塞赋值，又用非阻塞赋值。不允许在多个always块中对同一个变量进行赋值。always里面可以用阻塞赋值，没有规定只

本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》1 概述erilog HDL程序是由模块构成的。每个模块的内容都是嵌在module和endmodule两个语句之间。每个模块实现特定的功能。模块是可以进行层次嵌套的。正因为如此,才可以将大型的数字电路设计分割成不同的小模块来实现特定的功能,最后通过顶层模块调用子模块来实现整体功能。每个模块要进行端口定义,并说明输入输出口,然后对模块的功能进行行为逻辑描述。Ve

本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》1 概述状态机通常由有限个状态组成，所以也叫有限状态机。有限状态机 FSB （finite state machine）1.1 Mealy 型状态机电路的输出信号不仅与电路当前状态有关，还与电路的输入有关1.2 Moore 型状态机电路的输出仅仅与各触发器的状态，不受电路输入信号影响或无输入状态机是许多数字系统的核心部件，是一类重要的时序逻辑电路

本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》1 赋值语句注意：组合逻辑用阻塞赋值。时序逻辑用非阻塞赋值。在同一个always块中不能既用阻塞赋值，又用非阻塞赋值。不允许在多个always块中对同一个变量进行赋值。非阻塞赋值只能赋值给reg类型变量。1.1 非租塞非阻塞(Non_Blocking)赋值方式( 如 b <= a; )块结束后才完成赋值操作。b的值并不是立刻就改变的。这是一

本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》1 所有关键词always， and， assign，begin，buf，bufif0，bufif1，case，casex，casez，cmos，deassign，default，defparam，disable，edge，else，end，endcase，endmodule，endfunction，endprimitive, endspecify, endtable

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1 前言1.1 声明本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》1.2 与C语言类似语法C语言中有个main主函数，整个程序的执行从main函数开始。Verilog HDL没有相应命名的模块，且每一个模块都是等价的，但必定存在一个顶层模块，它的端口中包含芯片系统与外界的所有I/O信号。这个顶层模块从程序的组织结构上讲，类似于C语言的主函数，但Verilog HDL中的所有模块都是并发运行的，因为在实际硬件中许

1 前言1.1 声明本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》1.2 参考链接Zynq-Linux移植学习笔记之linux下多线程应用示例https://blog.csdn.net/zhaoxinfan/article/details/107451506ZYNQ7000_linux开发环境搭建https://blog.csdn.net/Chi_Hong/article/details/84522579

1 前言声明本文依据个人工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》主要内容1、SDK terminal不见了怎么办2、SDK显示行号、背景色设置、字体大小调节3、system.mss被关闭了如何打开4、xilinx SDK中：找不到include xgpio.h5、如何设置保存代码自动编译6、lanch SDK的时候，总是会生成新的hw_platform1问题解决7、SDK中如何链接库8、SDK如何设置编译的.

1 前言1、声明本文依据个人试验及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》2、文章背景作者学习xilinx SDK的时候，发现该软件使用起来挺难的，遇到各种各样的问题及bug，网上搜到的教程或者解决方法都是零零散散的，有时候遇到问题就要卡半天，特别浪费时间。所以个人学习期间，就遇到的问题整理如下，不能说是很完全的教程，但是希望后来者少踩一些坑。3、主要内容本文大概6500字，主要内容有：1、SDK中生成的.elf是

1 前言本文依据个人试验及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》2 简介2.1 什么是MIOMIO(multiuse I/O)将来自PS外设和静态存储器接口的访问多路复用到PS的引脚上。简单来说，mio就是ps和外设之间的桥梁。如果没有mio，外设和ps的gpio就一一对应，但是通过mio，就可以实现多路复用。1、zynq7000系列芯片有54个MIO。MIO分为两个bank，bank0对应PS的bank500，

1 前言声明：本文依据网络资料、个人试验及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章所在专栏：《黑猫的FPGA知识合集》2 petalinux作用3 petalinux使用BSP创建工程3.1 下载BSPBSP（Board Support Package）板级支持包，是一个文件包，当你使用特定的硬件平台时，可以帮你隔离底层硬件，更方便地进行上层开发。Xilinx的开发板基本上都有对应的BSP，在PetaLinux环境下可以很方便地生成一个基础工程

1 前言1.1 声明本文依据个人试验及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。1.2 内容概要本文主要讲述vivado ip库中FIFO Generator和AXI-Stream Data FIFO，当数据已经填满FIFO后，继续写数据会造成的后果。2 FIFO Generator测试对象为VIVADO IP库中的FIFO Generator，未采用AXI接口。向FIFO设置深度为256*int，通过向FIFO写入值为0~279一共280个int型

1 前言1、本文详细介绍了petalinux2018.1在ubuntu14.04上安装流程。2、petalinux安装可参考Xilinx官方文档ug1144，官方文档很详细，但是感觉并没有给出详细安装命令等，此处为本人安装过程记录。2 安装前的准备2.1 安装配置ubuntu刚开始说道petalinux大多数人应该和我一样以为只是个和lubuntu、ubuntu、RedHat linux一样的linux操作系统，其实petalinux不是linux操作系统，简单理解petalinux是安装在lin

从官网下载petalinux需要注册账户，注册好以后，选择对应版本进行下载，需要填写一堆信息，填完之后提交就会提示如图：Please correct the errors and send your information again.U.S. Government Export ApprovalU.S. export regulations require that your First Name, Last Name, Company Name and Shipping Address be v

首先要先知道什么是release版和debug版的区别，release的elf文件会比debug的elf文件大，用于调试。具体设置如图：

工程文件夹右击->“C/C++ build ssetings”->“settings”…这里一定要注意，链接pthread线程库必须是创建的linux工程，如果创建的sandalone的工程，就不能这样链接线程库。这里网上搜资料一堆，没一个人说创建的工程必须是linux工程，之前在standalone的工程中这里去链接线程库，就是行不通。...

以下步骤基于xilinx SDK 2018.1版。1、新建 Linux 应用 File -> New -> Application Project；注意，一定要把OS Platform选择为linux，默认的是standalone（意思是创建裸板程序）。2、代码写完以后，编译完成以后，按图所示步骤3、debug type一定要改为linux。4、配置TCF，host填开发板的ip，但是此功能需配合 PetaLinux 使用。因为TCF（Target Communication Fram

vivado打开hardware manage -> open target后，突然对开发板进行断电，就会报错：然后之后每次进行代码编译，综合，执行之后，就会提示error：很明显就不是代码本身问题，要么不用管，要么关掉vivado，重新打开项目工程就行了。...

**FIFO Generator IP核的使用**1 概述（1）最大支持500M（2）支持三种接口：Native interface FIFOs、 AXI Memory Mapped interface FIFOs、 AXI4-Stream interface FIFOs（3）读写数据时，在数据上升沿采样2 FIFO规则2.1 empty/full信号实际上即使有数据写入到fifo中，empty还是为高，等一些周期之后才会拉低，具体多少个周期之后不一定，不知道。就理解成fifo的反应有点慢

双击vivado，打不开文件，出现乱码，提示和动态库libisl_iostreams.dll有关。然后过两分钟弹出窗口提示：error when launching…vivado.bat，Launcher time out看了几个答案，感觉很厉害，其实好坑：https://blog.csdn.net/dongyu1703/article/details/80863737https://www.xilinx.com/support/answers/57386.htmlhttps://jingya

进行BD文件validata design时候，报错：[BD 41-237] Bus Interface property FREQ_HZ does not match between /DMA_AXIS_MM2S(100000000) and /axi_dma_0/M_AXIS_MM2S(200000000)如图所示，自己定义了一个扩展接口DMA_AXIS_MM2S，该扩展接口默认的频率是100M，但是从PS端的FCLK_CLK0出来的时钟是200M的，所以两个频率不匹配导致的。解决：右键扩展接

（一）以正点原子《领航者ZYNQ之嵌入式开发指南_V1.2》第六章：自定义 IP 核-呼吸灯实验来说AXI Lite：code中对控制LED的寄存器（该寄存器地址：0x43c00004）进行写入数据0x800003E0波形中可以看到:（1）写通道中：写入的数据就是要写到寄存器中的数据0x800003E0（2）写地址通道中：AWADDR信号中的值就是0x43c00004，即LED寄存器的地址。也就是说，AXI lite协议中带的地址就是要操作设备/register在内存中映射的地址。（二）