关于FPGA开发中,对于非逻辑毛刺的解决问题

本文介绍了一种针对硬件电路产生的毛刺问题的解决方案,通过设置多个计数器来过滤不可知时间的毛刺。每个io口都有一个对应的计数器,当检测到io口为高电平时,计数器加一,达到预设阈值后保持高电平状态,从而滤除短暂的毛刺干扰。这种方法对于并行语言如Verilog来说,可以有效地解决多路信号同步问题。
摘要由CSDN通过智能技术生成

前文中,我们介绍了毛刺的一种解决方案。此毛刺是通过两个信号的与造成的,可以通过打拍子解决。笔者最近遇到了一个由于硬件电路产生的问题,通过打拍子无法解决,于是可以通过计数器来过滤掉毛刺。具体的操作方式如下:

reg [3:0]io1;
reg [7:0]cnt1,cnt2,cnt3,cnt4;
always@(posedge clk or negedge rst_n)
if(!rst_n)
begin
    io1[0] <= 1'b1;
    cnt1 <= 8'b0;
end
else
begin
    if(cnt1 < 8'd4 && (io[0] == 1'b1 ) )
        cnt1 <= cnt1 +1'b1;
    else if(cnt1 == 8'd4 )
        begin
            cnt1 <= 8'd0;
            io1[0] <= 1'b1;        
        end
    else if((io[0] == 1'b0))
    begin
            cnt1 <= 8'b0;
            io1[0] <= 1'b0;
    end
end

always@(posedge clk or negedge rst_n)
if(!rst_n)
begin
    io1[1] <= 1'b1;
    cnt2 <= 8

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