GTHip核说明

最新推荐文章于 2024-08-26 17:19:12 发布

ZZ2588

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文章标签： fpga开发

本文链接：https://blog.csdn.net/ZZ2588/article/details/126540717

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UltraScale FPGAs Transceiver Wizard ip原理及其配置

UltraScale FPGAs Transceiver Wizard工作原理

US Transceiver Wizard又称高速串行收发器。许多高速接口都需要用到此收发器，如PCIE，SFP+，以太网接口等等。在这里我们主要是将GTH用作SDI视频传输接口的收发。

GTH高速收发器的结构

GTH高速收发器通常用quad来划分，一个quad上由四个GTHE3/4_CHANNEL 语和一个GTHE3/4_COMMOM原语组成，当需要用到QPLL时钟时，才需要实例化GTHE3/4_COMMOM。一个COMMOM原语中有两个QPLL(QPLL0和QPLL1)

图1

每个quad上有两个参考时钟可以选择CLK0、CLK1，四组TX/RX收发接口表示四个channel。

图2

每个 GTHE3/4_CHANNEL 由一个 channel PLL（CPLL）、一个 transmitter,和receiver 组成。一个参考时钟可以直接连接到一个 GTHE3/4_CHANNEL 原语，而不需要实例化 GTHE3/4_COMMON。

GTH收发器的发送端和接收端是相互独立的，都是由物理媒介适配层MPMA和物理编码子层PCS组成。PMA 内部集成了串并转换(PISO)、预加重、接收均衡、时钟发生器和时钟恢复等；PCS 内部集成了 8b/10b 编解码、弹性缓冲区、通道绑定和时钟修正等。

图三

参考时钟的选择和分配

每个Quad中有六个参考时钟对，两本地时钟对（GTREFCLK0/1），分别来自南面和背面的时钟对。通过QPLL0REFCLKSEL[2:0]与QPLL1REFCLKSEL[2:0]选择。同理CPLL。

Transmitter端

并行数据从设备逻辑给到TX接口，首先进入到PCS层经过8B/10B编码之后进入到Phase Adjust FIFO。如下图所示，GHT收发器有两个时钟，一个是PMA的并行时钟（XCLK）和PCS的并行时钟（TXUSRCLK）。要实现数据的传输，两边的时钟信号一定要同步，一般默认通过TX buffer解决。如果其被旁路，则通过TX相位校准电路去调整相位差。最后通过高速Serdes进行并串转换（PISO），经预/后加重，输出串行高速数据。

Receiver端

RX接手的信号首先经过RX均衡器，均衡器主要是用于补偿信号的高频损失，LPM和DFE分别是两种均衡器（），接受GTH数据的时候是不带时钟的，所以我们要自己去回复它，就需要经过RC CDR模块，恢复出数据与时钟。数据经过CDR之后，就通过polarity来进行极性控制，如果输入的数据是PRBS，那么接下来用内嵌的PRBS进行check，如果是8b10b编码，那么就会多次传出的数据进行对齐和解码。

最后是RX elastic buffer这个部分，同上面一样主要是处理PMA与PCS异步时钟域问题，同TX端一样。与此同时，RX elastic buffer还具有时钟纠正和通道绑定功能。