SerDes，GTP , GTX , GTH理解

最新推荐文章于 2024-09-04 15:06:18 发布
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文章标签： FPGA

SerDes：是串行/解串器，也可以叫串行收发器 

GT(包括GTX、GTH和GTP)：是Xilinx在高速SerDes的基础上，增加了其他模块，如8b/10b编解码等(具体可以看Xilinx相关文档，如ug476)形成的一个高速串行收发器，GT是Gigabit Transceiver的意思，它是实现当下一些高速串行接口的基础：如PCIe、RapidIO等


GTP , GTX , GTH都是串行收发器，区别在速率不一样，在不同的器件中叫的名字不同而已。

GTP: Gigabit Transceiver with Low Power

GT - Virtex-II Pro
GT10 - Virtex-II Pro X
GT11 - Virtex-4 FX
GTP - Virtex-5 LXT/SXT
GTX - Virtex-5 FXT/TXT

被王大锤砸的核桃
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包括GTX、GTH、GTP，是Xilinx在高速Serdes基础上，增加了其它模块，如8b/10b编码等形成的一个高速串行收发器，GT是Gigabit Transceiver的意思，它是实现当下一些高速串行接口的基础，如：PCIE、RapidIO等。总结起来，GTX收发器是具体的硬件器件实现，而Aurora协议是一种基于该硬件的数据传输协议，Aurora协议和GTX收发器结合使用，通过GTX提供的高性能物理接口来实现XILINX fpga之间的高速，可靠数据传输。串行/解串器，也可以叫串行收发器。
xilinx 7系列GTP serdes仿真文件
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xilinx 7系列 serdes GTP的仿真文件，本人仿真与实际验证通过，对做高速串行的朋友可以借鉴
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XILINX的 serdes GT IP真的是够复杂的，生成的例子也是复杂，而且为了适配各种情况，代码里很多冗余的东西，发送部分比较简单 ，接收部分有点繁琐，我做了点注释，这里的只做的GTP的，GTX的自己看吧。 /////////////////////////////////////////////////////////////////////////////// // ____ ____ // / /\/ / // /___/ \ / Vendor: Xilinx.
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引言：晶振是数字电路设计中非常重要的器件，时钟的相位噪声、频率稳定性等特性对产品性能影响很大。本文基于可编程晶振SI570，就Xilinx FPGA收发器输入参考时钟的硬件设计及FPGA软件设计给出设计案例，供大家参考。通过本文，可以了解到：Xilinx FPGA收发器参考时钟设计要点可编程晶振SI570设计方法。...
Xilinx FPGA 7系列 GTX/GTH Transceivers (1)
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GT资源是Xilinx系列FPGA的重要卖点，也是做高速接口的基础，不管是PCIE、SATA、MAC等，都需要用到GT资源来做数据高速串化和解串处理，Xilinx不同的FPGA系列拥有不同的GT资源类型，等，他们的速度越来越高，应用场景也越来越高端。。。7系列FPGA GTX和GTH收发器是功率高效的收发器，的线路速率，。GTX/GTH收发器具有高度可配置性，并与FPGA的可编程逻辑资源紧密集成。
GTX/GTH的使用心得
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11-01 4624
记得前几个月最开始接手PCI-E传输图像的节点时，内心还是比较反对的，因为之前买了一本PCI-Express 体系结构导读（强烈推荐），对PCI-e有了基本的了解，PCI-e给我的第一感觉就是，这协议根本就学不会好吧，哈哈哈。可是出于学（还）习（要）就（打）要（工）自（赚）觉（钱）的想法，开始了不归路- -！ 节点的基本概况都是基于PCI-e板卡实现的，光纤接收到图像数据后，存储到DDR中，上位机通过PCI-e协议从DDR中数据读走，所以首先接触的就是光纤传输。GTX IP就成为了学习的重点。
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理解SerDes
10-28
FPGA发展到今天，SerDes(Serializer-Deserializer)基本上是标配了。从PCI到PCI Express, 从ATA到SATA，从并行ADC接口到JESD204, 从RIO到Serial RIO,…等等，都是在借助SerDes来提高性能。SerDes是非常复杂的数模混合设计，用户手册的内容只是描述了森林里面的一棵小树,并不能够解释SerDes是怎么工作的。SerDes怎么可以没有传输时钟信号？什么是加重和均衡？抖动和误码是什么关系？各种抖动之间有什么关系？本篇小文试着从一个SerDes用户的角度来理解SerDes是怎么设计的, 由于水平有限,一定有不够准确的地方,希望对刚开始接触SerDes的工程师有所帮助。
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对于XILINX，7系列FPGA，关于GTX核对配置见PG168,了解GTX内部结构及更多的知识见ug476。 以7系列XC7k325t-ffg900为例，见各ug476，351页。可看到该芯片共有4个高速bank，分别为115 116 117 118；每个bank又有4组收发模块和两组时钟模块。1，GTX时钟和复位 （1）时钟源： GTX...
xilinx 高速收发器Serdes深入研究 GTX-1
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、为什么要用Serdes 传统的源同步传输，时钟和数据分离。在速率比较低时（<1000M）,没有问题。 在速率越来越高时，这样会有问题 由于传输线的时延不一致和抖动存在，接收端不能正确的采样数据，对不准眼图中点。 然后就想到了从数据里面恢复出时钟去采样数据，即CDR 这样就不存在延迟不一致的情况，有轻微的抖动也不会影响采样（恢复的时钟会随着数据一起抖动）。 二 、为什么要用8b10b,64b66b? 1 提供足够的跳变来恢复时钟 这样还有问题，收发两端必须共地，但往往很难实现。 于是采样差分
xilinx IP核配置,一步一步验证Xilinx Serdes GTX最高8.0Gbps
piracymonk的博客
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之前用serdes一直都是跑的比较低速的应用，3.125Gbps，按照官方文档一步一步来都没出过什么问题，这次想验证一下K7系列GTX最高线速8Gbps，看看xilinx的FPGA是不是如官方文档所说。 GTX速度到底可以跑到多少 关于器件速度的问题首先找到 ds182->Kintex-7 FPGAs Data Sheet:DC and AC Switching Characteristics，可以自己对应的器件去找，不过这个在设计电路板器件选型的时候就应该考虑到，除非是买的开发部学习用。这里面包
FPGA - Xilinx系列高速收发器---GTX
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（9）IP核生成完成打开官方Example DesignGT高速收发器的IP Example已经具有相当完备的功能，但是GT IP 核端口信号非常多，乱七八糟的信号也多，可以使用官方的文件封装 一个非常简洁明了、看着非常舒服的用户端信号出来如下图：修改gtwizard_0_exdes.v文件，加入用户端接受和发送相关信号就实现上述框架！
高速串行总线系列（3）GTX/GTH 物理层结构分析
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