Verilog简单功能实现--接口设计（并行输入串行输出）

利用状态机实现比较复杂的接口设计：

这是一个将并行数据转换为串行输出的变换器，利用双向总线输出。这是由EEPROM读写器的缩减得到的，首先对I²C总线特征介绍：

I²C总线（inter integrated circuit）双向二线制串行总线协议为：只有总线处于“非忙”状态时，数据传输才开始。在数据传输期间，只要时钟线为高电平，数据线都必须保持稳定，否则数据线上的任何变化都被当作“启动”或“停止”信号。

 

下面介绍A、B、C、D的工作状态：

（1）总线处于非忙状态（A段）：该段内的数据线（sda）和时钟线（scl）都保持高电平；

（2）启动数据传输（B段）：当时钟线（scl）为高电平时，数据线（sda）由高电平变为低电平的下降沿被认为是“启动”信号；

（3）停止数据传输（C段）：当时钟线（scl）为高电平时，数据线（sda）由低电平变为高电平的上升沿被认为是“停止”信号；

（4）数据有效（D段）：在出现“启动”信号之后，在时钟线（scl）为高电平时，数据线是稳定的，这是数据线上的数据就是要传送的数据，数据线上的数据改变必须在时钟线（scl）为低电平期间完成，每个数据占用一个时钟；

（5）应答信号：每个正在接受数据的EEPROM在接收到一个字节的数据后，通常需要发出一个应答信号；而每个正在发送数据的EEPROM在发出一个字节的数据后，通常需要接受一个应答信号；EEPROM读写控制器必须提供一个与这个应答信号相联系的二外的始终脉冲。

其控制字节一共有8位：1010xxxW/R 其中1010是I²C总线器件特征编码，xxx表示地址，W/R表示读写状态。

 

在实现并行输入串行输出时，需要两个状态机：

主状态机主要控制内部存储器和输入端的连接，以