2022-5-20

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

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从inout分析工作原理和高阻态：
Verilog中三态门的原理图及代码描述：

module v_three_st_2 (T, I, O);
input T, I;
output O;
assign O = (~T) ? I: 1’bZ;
endmodule
当控制信号T=1时，管子被置为高阻态，输出O为高阻态；当控制信号T=0时，管子开通，输出O=输入I。（跟控制信号T是高有效或低有效有关）
inout信号可以使用三态门模型解决。

VIVADO中可以使用IOBUF
IOBUF IOBUF_inst(
.O(O),
.IO(IO),
.I(I),
.T(T)
);

基于IOBUF分析，当T=1时，上面的管子被置为高阻态，数据只能从下面的管子通过，此时双向端口为输入端口，Device IO的赋值 to FPGA。IO端口等效于Input；
当T=0时，上面的管子开通，此时数据可以从上面的管子中通过，此时双向端口为输出端口，Device IO的赋值 from FPGA。IO端口等效于Output。
（注意：根据ug471中说明：当T为1，不使能Output buffer，而不是图中的O端口，所以此时IO端口作为输入，数据通过O端口给到FPGA code中。同理，也就是T为0的时候，不使能input buffer，而不是I端口，那么FPGA code从I端口输入信号，IO端口作为输出）
（简单来说，在vivado中，三态门为低有效（即T=0时，会输出有效的0/1，T=1时输出高阻态z））
据此，在编写三态门代码时，为了与原语保持一致，所以应保证T=1时，inout=z。如果写为高有效，即T=0时，inout=z，也可以综合并使用，只是在综合过程中，工具会在三态门的T端取反。

高阻态：
在FPGA中，因为不能真的将电路断开，所以高阻态表示断路，它不会对连接的下一级产生电平驱动，而此时，该引脚的电平状态由它连接的其他电路决定，如果其他电路也为高阻态，则由约束引脚时设置的上下拉电阻决定