Xilinx PLL IP核功能仿真

最新推荐文章于 2024-06-17 21:29:28 发布
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分类专栏： FPGA积沙成塔 文章标签： 1024程序员节
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本文介绍了在vivado 2016.1环境下，使用modelsim10.4c进行Xilinx PLL IP核的仿真过程。详细阐述了从设置PLL参数（如输入100MHz，输出50MHz和100MHz时钟）到观察locked信号变化，确保输出时钟稳定。文中通过仿真截图分析了输出时钟的初始毛刺、不稳定阶段及锁定后的稳定状态，同时讨论了在FPGA设计中如何利用locked信号进行复位操作。最后提供了作者的联系方式以供交流。
摘要由CSDN通过智能技术生成

0 本章目录

1）软件环境

2）PLL IP核仿真流程

3）结束语

1 软件环境

1）vivado 2016.1

2）modelsim10.4c


2 PLL IP核仿真流程

PLL IP核仿真流程如下：

1）vivado 关联modelsim仿真软件；

2）PLL IP核配置；IP配置，输入时钟clk_in1为100MHz，输出时钟clk_out1为50MHz， clk_out1为100MHz。

3）仿真刚开始时，两个输出时钟会产生一个时钟周期的电平如图1所示。


图1 仿真毛刺

4）接着仿真，产生输出时钟且locked信号为低，代表这时产生的输出时钟不稳定还不能用它去驱动其他逻辑如图2所示。


图2 仿真截图

5）只有当locked信号为高时，输出时钟才会稳定，可以用它去驱动其他逻辑如图3所示。

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宁静致远dream
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