IC面试：解决JESD204B（项目）

最新推荐文章于 2023-10-23 16:29:38 发布

acmgotoac

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分类专栏： IC面试文章标签： IC

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JESD204B过程

Xilinx技术文档
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时钟方案

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SPI配置LTC6952时钟芯片，分别为AD9694和FPGA提供同源时钟（ad_dev_clk；FPGA_dev_clk）和相同频率的参考时钟（sysref）；
AD采样率400MHz，通过SPI配置AD9694，内部DDC下变频到200MHz，相当于200MHz的采样；
AD9694有4个转换器（M=4），链路通道4个（L=4），分辨率16bit（N=16），数据链路层进行了8b/10b编码（每字节扩充为10bit）；因此： 线速率（总的每秒吞吐量除以通道个数）Rate = Fs * N * M * (10/8) / L = 4 Gbps；FPGA端设备时钟（dev_clk）处理单位为每四个字节：dev_clk = Rate /10/4 = 100MHz。
本项目中规定一帧存储一个采样点（16位）因此帧F=2（表示一帧2个字节），多帧K=32（默认不改变，没用上这个信息）；因此：多帧时钟频率：LMFC = dev_clk *4 / F / K = 6.25MHz。PG066中说明SYSREF必须是LMFC的整数倍（频率小于等于LFMC）
FPGA作为接收端先将SYNC~拉高，请求和AD的通信，连续接收到对齐码表示同步后，SYNC ~拉高。
通过AXI4-lite将FPGA中对应参数通过寄存器配置（）

数据解析

在这里插入图片描述

参考一个转换器对应一个Lane的情况：（14bit complement）

        assign adc1_sample_1 = $signed({rx_tdata[7  :0    ]    , rx_tdata[15:10]}   ) ;
        assign adc1_sample_2 = $signed({rx_tdata[23 :16   ]    , rx_tdata[31:26]}   ) ;
        assign adc2_sample_1 = $signed({rx_tdata[39 :32   ]    , rx_tdata[47:42]}   ) ;
        assign adc2_sample_2 = $signed({rx_tdata[55 :48   ]    , rx_tdata[63:58]}   ) ;
        assign adc3_sample_1 = $signed({rx_tdata[71 :64   ]    , rx_tdata[79:74]}   ) ;
        assign adc3_sample_2 = $signed({rx_tdata[87 :80   ]    , rx_tdata[95:90]}   ) ;
        assign adc4_sample_1 = $signed({rx_tdata[103:96   ]    , rx_tdata[111:106]} ) ;
        assign adc4_sample_2 = $signed({rx_tdata[119:112  ]    , rx_tdata[127:122]} ) ;