Xilinx ISE下的静态时序分析与时序优化

单击Design Summary中的Static Timing就可以启动时序分析器（Timing Analyzer）。

 

在综合、布局布线阶段ISE就会估算时延，给出大概的时延和所能达到的最大时钟频率，经过PAR后，在Static Timing中给出的是准确的时延，给出的时序报告可以帮助我们找到关键路径，然后针对其进行优化，提高系统的时钟频率。

 

这里的Minimum period指的是最小的逻辑延迟；

造成时序性能差的原因很多，主要缘由以下几种：

1. 布局太差

一般和代码本身没有关系。解决方案：只能从软件自身的布局算法考虑（调整布局的努力程度）或者使用高端芯片

2. 逻辑级数太多

逻辑级数越多，资源的利用率越高，但是对工作频率的影响也越大。解决方案：1.使用流水线技术；2.如果是多周期路径，添加多周期约束；3.良好的编码习惯，不要过多嵌套if-e