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FPGA/CPLD
FPGA/CPLD学习笔记
阿卡蒂奥
这个作者很懒,什么都没留下…
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Verilog HDL——Modelsim仿真
这时在工程内新建一个Verilog HDL File,将traffic.vt文件内容复制进去,保存为traffic_vlg_tst.v。这时选择 Processing——>Start——>Start Test Bench Template Writer。点击Assignments——>setting——>EDA Tool Settings——>Simulation。编译完成后,点击Tools——>Run Simulation Tool——>RTL Simulation。原创 2023-05-03 20:01:51 · 1266 阅读 · 1 评论 -
Verilog HDL——分频 计数
【代码】Verilog HDL——分频 计数。原创 2023-04-06 16:24:30 · 732 阅读 · 0 评论 -
Verilog HDL——状态机
仿真波形图显示:half_dollar连续3个时钟脉冲即3个五角后,输出饮料一瓶加提醒;one_dollar连续2个时钟脉冲即2个一元,则输出饮料一瓶加提醒并找零五角。设定:投币口只能投一枚五角或一枚一元硬币,投入一元五角后售货机自动给出一瓶饮料,投入两元则找零五角并给出饮料,投币只能一枚一枚投。half——投币五角。原创 2023-04-05 11:05:29 · 435 阅读 · 0 评论 -
Verilog HDL——常用建模方式小结
构建一个2线输入,4线输出电路;原创 2023-03-20 14:14:19 · 177 阅读 · 0 评论 -
Verilog HDL——LED流水灯工程&LED点阵显示
根据8位LED灯与EPM240引脚I/O对应关系。原创 2022-09-28 18:19:41 · 3412 阅读 · 0 评论 -
Verilog HDL——触发事件控制
clk信号下降沿出现,cnt输出加1;原创 2022-09-22 15:51:19 · 781 阅读 · 0 评论 -
Verilog HDL——循环语句
repeat循环计数表达式的值不确定时(x或z),则循环次数为0。while表达式在开始不为真(假、x、z)则语句不被执行。for(循环变量赋初值;循环体语句的语句块;原创 2022-09-21 19:16:11 · 1116 阅读 · 0 评论 -
Verilog HDL——任务与函数
【代码】Verilog HDL——任务与函数。原创 2022-09-17 19:31:21 · 482 阅读 · 2 评论 -
Verilog HDL——条件语句
opmode=10时,q_out =(164 =92取反+1) = (163=93取反+1)opmode=11时,q_out =(230=26取反+1) = (229=27取反+1)opmode=00时,q_out =(108 =88+20) = (110=89+21)opmode=01时,q_out =(68 =90-22) = (68=91+23)casez语句的比较规则。casex语句的比较规则。case语句的比较规则。原创 2022-09-16 18:10:20 · 584 阅读 · 0 评论 -
VHDL学习笔记——USB-Blaster 驱动安装方法
CPLD开发 USB-Blaster 驱动安装方法原创 2022-08-17 11:15:17 · 2104 阅读 · 1 评论 -
VHDL学习笔记——基本语法小结
VHDL学习原创 2022-06-09 16:01:37 · 3127 阅读 · 8 评论 -
VHDL学习笔记——顶层程序编写
VHDL顶层程序编写原创 2022-06-01 15:55:45 · 2633 阅读 · 0 评论 -
VHDL学习笔记——数码管
输入输出映射关系library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity shumaguan is port( i_time_val:in std_logic_vector(3 downto 0); i_sys_res:in std_logic; o_guan_display_val:out std_logic_vecto原创 2022-05-31 10:10:39 · 799 阅读 · 0 评论 -
VHDL学习笔记——LED流水灯
输入输出映射关系VHDL codelibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity LEDcontrol is port( i_lamp_val:in std_logic_vector(3 downto 0); i_sys_res:in std_logic; o_lamp_display_val:out std_原创 2022-05-30 19:31:12 · 1712 阅读 · 0 评论 -
VHDL学习笔记——模10计数器
模10计数器VHDL 模10计数器-- mod10counterlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity mod10counter is --实体名与文件名一致 generic( cnt_mod_value: integer:=10 --定义模值 ); port( i_lamp_clk:in std_l原创 2022-05-30 16:45:03 · 2708 阅读 · 1 评论 -
VHDL学习笔记——数据类型转换
对象分类信号:通过信号赋值语句改变值;常量:初始化后不能改变;变量:通过变量赋值语句改变值;文件:内部存储一组某种数据的对象;对象类型标量类型:单一不可再分,数值/枚举型混合类型:数组型/记录型(数组内元素同一类型、记录内元素不同类型)访问类型:对象的访问方式(类似指针)文件类型:文件值为代表该文件的文件序号;被保护类型:多进程访问同一变量时,提供原子访问与排他访问。IEEE库数据类型转换函数程序包函数名功能std_logic_1164to_stdlo原创 2022-05-30 15:54:44 · 2962 阅读 · 0 评论 -
VHDL学习笔记——半加器 多路选择器 分频器
VHDL程序结构:条件语句if_then_else_end if数据类型BIT类型(取逻辑位’1’或’0’)、整数类型INTEGER、布尔类型BOOLEAN(取TRUE或FALSE)、标准逻辑类型STD_LOGIC等进程语句与顺序语句process(敏感信号表)_endprocessVHDL中所有的顺序语句都必须放在进程语句中端口语句port(端口模式;端口数据类型);端口模式in:输入端口out:输出端口inout:双向端口buffer:缓冲端口关键字(不区分大小写)e原创 2022-05-28 14:48:06 · 1894 阅读 · 0 评论