【无标题】

项目场景：

例如：利用verilog编写最简单的状态机——三角波发生器

---

问题描述

在modelsim仿真时，出现高阻态（蓝线）和不定态（红线）该怎么办？

`timescale 1ns/10ps
module tri_gen (clk, res, d_out);
input                         clk;
input                         res;
output[8:0]                 d_out;

reg                         state;//主状态机寄存器
reg[8:0]                    d_out;

always @(posedge clk or negedge res) begin
    if(~res) begin
        state=0;d_out=0;
    end
    else begin
        case(state) 
        0: 
        begin 
            d_out=d_out+1; //上升
            if (d_out==299) begin
                state=1;
            end 
        end   
        1: 
        begin 
            d_out=d_out-1;//下降
            if (d_out==1) begin
                state=0;
            end
        end   


        endcase
    end
    
end
    
endmodule


//------------tri_gen testbench------------
module  tri_gen_tb ;
reg                 clk,res;
wire[8:0]             d_out;
tri_gen   U1(.clk(clk), .res(res), .d_out(d_out));

initial begin
                    clk<=0; res<=0;
    #17             res<=1;
    #8000           $stop;

end

always #5 clk<=~clk;
    
endmodule

---

原因分析：

提示：这里填写问题的分析：

在modelsim中仿真时，testbench中的变量数值都是有的，但是module中的仿真变量全部是高阻态和不定态

---

解决方案：

1，首先检查自己的testbench中的clk或者state是否赋值
（我这里因为testbench里的变量是正常的，所以第一种可能性排除）
2，module中是否使用了case语句，使用了的话，就不要用<=语句来赋值