Quartus II 和Modelsim联调

     QuartusII 从9.0版本就去掉了自带的波形仿真功能，采用第三方软件进行仿真。最常用的就是Modelsim了，本文以Quartus II 10.0和 Modelsim Altera 6.5e为模板讲解如何进行设计的仿真。不同版本的软件在实际仿真时可能略有差别，但原理相通。由于笔者水平有限，欢迎大牛们交流指正。

     本文以send.v文件作为被测试的模块。以下是具体的操作流程：

     1.利用QuartusII新建一个testbench文件。具体操作为：Procesing-->Start-->Start Test Bench Template Writer.Quartus给大家建立了一个testbench的模板文件，大家可以在里面添加自己的程序设计。当然也可以新建一个txt文件，然后改成.vt文件格式作为自己的testbench文件。其他方法在此不赘述。

      

       2.新建的testbench文件在工程文件夹下的/simulation/modelsim目录下。打开send.vt文件进行编辑，可以看到Quartus II 已经为大家自动添加了信号和相应的例化语句等。设计完毕后点击保存选项。

3.然后进行仿真工具的设置。点击Assignments-->Settings-->EDA Tool Settings-->Simulation。Tool name选择Modelsim-Altera；Format for output netlist选择Verilog HDL；点击Compile test bench -->Testbench进行设置，效果如下图所示。

4.设置Testbench name为send_vlg_tst（如果设置为其他文件名的话，modelsim可能会出现找不到相应文件的情况）。然后添加send.vt文件，点击确定。

5.点击Quartus II 菜单栏的Tools-->Run EDA Simulation Tool-->EDA RTL Simulaiton 打开Modelsim进行仿真。

6.点击如图圆圈所示仿真按钮，选择send_vlg_test进行仿真。

7.在如图所示蓝色区域，右键选择要观察波形的信号，可以全部选择：signal in Design,也可以选择某个信号selected signals。

8.下图所示的几个按钮分别表示，复位，单步运行，继续运行和全部运行和停止运行。

      以上是Quartus II 和Modelsim联调的一个简单的介绍。关于在Quartus II中修改了send.vt的内容后如何在不关闭仿真软件的条件下继续仿真的问题在此简述一下，修改testbench文件以后点击保存，在modelsim中点击复位Restart按钮，提示Reload，点击Reload更新文件。然后编译Compile-->Done。然后就可以继续仿真了。