Verilog编程规范（补充中）

    良好的编程规范可以提高设计人员的工作效率，方便非原作者对代码进行维护。

一、命名约定

1.文件的名称与模块的名称一致，arbiter.v文件内部模块为module arbiter。

2.每个模块用一个文件表示，而且一个文件最多表示一个模块。

3.在整个层次化的设计中采用不变的名称，例如在例化的时候，顶层模块和调用的底层模块的变量名称保持一致。

   推荐使用如下的例化方式

   block1  u_block1(

                 .rst_n (rst_n),

                 .clk (clk),

                 .addr (addr),

                 .wr_data (wr_data)

                 ....................

                         );

    不推荐用如下的例化方式

   block1  u_block1(

                 .reset_n (rst_n),

                 .clock (clk),

                 .address (addr),

                 .WR_data (wr_data)

                 ....................

                         );

4.表示参数名和宏名的常量必须用大写表示。

例如，parameter DATA_WIDTH=10;

5.使用有意义的命名，以便对命名的对象一目了然。

二、文件头描述，在文件的开始位置加上本文件的描述，以便修改和其他使用者使用。

//
// Company: 
// Engineer: 
// 
// Create Date:    08:28:22 03/27/2014 
// Design Name: 
// Module Name:    a 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//

三、注释规则

非原作者只通过读代码很难理解设计者的意图，不利于代码的维护和改进。

1.尽量使用单行注释//，不推荐使用多行注释/*....................*/。

2.删除冗余的注释和代码，让程序尽量简洁。

四、编码风格

1.在例化模块时，不推荐使用表达式。

2.if条件判断语句，括号内部的表达式应该为1bit位宽的数值。

3.在代码对齐时推荐使用空格键，而不是推荐使用Tab键。

4.将用到的内部变量声明在同一个段中。

5.不能将x赋值给信号，testbench例外。

6.reg型变量不能再两个always语句中赋值，在一个always中赋值后，在其他的always语句中不能改变其值。

7.避免使用inout类型的端口。

8.矢量端口在例化时最好声明数据宽度，以提高代码的可读性。

例如 block u_block(

               .vector (vector [7:0])

                              );

9.组合逻辑always的敏感信号列表包括所有的输入信号。

10.组合逻辑用（=）阻塞赋值，时序逻辑用（<=）非阻塞赋值。

11.在可综合代码中不要使用initial、wait、fork-join和while语句，而且不能使用casex和casez语句，只能使用case和if-else语句作为条件分支语句。

12.case语句和if-else语句必须保持完整性，即case语句要有default缺省项,if语句要有对应的else项。

13.模块中的每个输出信号原则上必须通过寄存器输出。任何不通过寄存器输出的信号必须加以注释，注意防止出现反馈回路。

14.尽量使用assign语句设计组合逻辑。

15.从RTL级转换到gate级的综合工具一般都不支持Wait 声明和# delay声明，为了有效的综合，这些语句应该避免。

16.端口声明的顺序－－在保证先输入再输出的基础上按如下顺序clocks，resets，control signals，address bus，data bus。