Verilog HDL语言的四相八拍步进电机驱动

         这两天，学校做关于cpld的课程设计，本来应该用VHDL写的，但是由于我对这个比较白痴，所以就选用Verilog HDL写了，由于旁边有同学是学这个的这样，有什么问题也好解决一点。下面就先把我Verilog HDL的处女作给大家贴出来，虽然功能比较简单，但毕竟也是第一个程序嘛。。。

module step1 (clk0,reset,out,der,x);//状态机module
input clk0,reset,der,x;
output[3:0] out;
reg[3:0] out;
reg[2:0] current;
reg[2:0] current1;
parameter s0=3'b000,s1=3'b001,s2=3'b010,
		  s3=3'b011,s4=3'b100,s5=3'b101,
		  s6=3'b110,s7=3'b111;
always@(posedge clk0 or negedge reset )
	begin
		if(!reset)
			begin
				current<=s0;
			end
		else			
			case(current)
				s0:
				    begin
						if(!der)
							begin
								current<=s7;
								current1<=s7;
							end
						else
							begin
								current<=s1;
								current1<=s1;
							end
				    end
				s1:
					begin
						if(!der)
							begin
								curr