uart串口环回（加FIFO）

最新推荐文章于 2024-04-13 16:16:08 发布
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分类专栏： FPGA学习 文章标签： fpga
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版权

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一.uart简介

  • UART（universal asynchronous receiver-transmitter）是一种采用异步串行通信方式的通用异步收发传输器。
  • 定义如上，那么出现问题了，什么叫异步串行通信？请关注下文原理。

二.原理

1.同步通信&&异步通信

1.1同步通信

  • 发送方发送出数据后，等接收方响应后才发送下一个数据

1.2异步通信

  • 发送方发出数据后，不等接收方发回相应，接着发送下一个数据

2.并行通信&&串行通信

2.1并行通信

  • 并行通信是指数据各个位用多条数据线同时进行传输
    在这里插入图片描述

2.2串行通信

  • 串行通信是将数据分成一位一位的形式在一条线上逐个传输
    在这里插入图片描述

3.全双工&&半双工

3.1全双工

  • 双方都可以发送接收数据，并可以同时进行
    在这里插入图片描述

3.2半双工

  • 双方都可以发送接收数据，但是同一时刻只能一方发送，一方接收
    在这里插入图片描述

4.协议层

4.1数据格式

在这里插入图片描述

  • 解析上图可以看出：空闲位处于高电平，起始位为0（拉低）；数据位可以是6-8bit，注意是低位先发；暂时不考虑校验位，停止位为1（拉高）。

4.2传输速率

  • 串口通信的速率用波特率表示，它表示每秒传输二进制数据的位数，单位是bit/s（位/秒），简称bps。常用的波特率有9600、19200、38400、57600、115200等。本文中设计用的115200的波特率==>传输1bit需要计数50_000_000/115200 = 434次

二.初步设计

1.模块图

在这里插入图片描述

2.tx设计

在这里插入图片描述

  • tx将8bit的数据转换为1bit数据输出

3.rx设计

在这里插入图片描述

  • rx将1bit的数据转换为8bit数据输出
  • 这里由于加入stop状态后面会导致状态跳崩了，于是我不要stop状态了

4.加入FIFO

三.代码

1.uart_tx

/**************************************功能介绍***********************************
Date	: 2023年8月16日17:07:11
Author	: Alegg xy.
Version	: 2.0
Description: FPGA向上位机发送数据【8bit变1bit（波形）】
*********************************************************************************/
    
//---------<模块及端口声名>------------------------------------------------------
module uart_tx( 
    input				clk		,
    input				rst_n	,
    input       [7:0]   tx_data ,
    input               tx_data_vld,
    output              ready   ,
    output  reg         tx              
);								 
//---------<参数定义>--------------------------------------------------------- 
    parameter   MAX_1bit = 9'd434;//1bit要计434次
    //状态机参数定义
    localparam  IDLE   = 'b0001,//空闲状态
                START  = 'b0010,//起始位
                DATA   = 'b0100,//数据位
                STOP   = 'b1000;//停止位
//---------<内部信号定义>-----------------------------------------------------    
    reg 	[3:0]	cstate     ;//现态
    reg	    [3:0]	nstate     ;//次态
    
    wire    IDLE_START;
    wire    START_DATA;
    wire    DATA_CHECK;
    wire    CHECK_STOP;
    wire    STOP_IDLE;

    reg			[8:0]	cnt_baud	   	;//波特计数器，波特率115200
    wire				add_cnt_baud	;
    wire				end_cnt_baud	;

    reg			[2:0]	cnt_bit	   	;//bit计数器，起始位1bit，数据位8bit，结束位1bit
    wire				add_cnt_bit	;
    wire				end_cnt_bit	;
    
    reg         [3:0]   bit_max;//bit最大值，复用需要考察每个状态的bit值
    reg         [7:0]   tx_data_r;
    
    //计434次
    always @(posedge clk or negedge rst_n)begin 
       if(!rst_n)begin
            cnt_baud <= 'd0;
        end 
        else if(add_cnt_baud)begin 
            if(end_cnt_baud)begin 
                cnt_baud <= 'd0;
            end
            else begin 
                cnt_baud <= cnt_baud + 1'd1;
            end 
        end
    end 
    
    assign add_cnt_baud = cstate != IDLE;
    assign end_cnt_baud = add_cnt_baud && cnt_baud == MAX_1bit - 1'd1;
    
    //bit计数器
    always @(posedge clk or negedge rst_n)begin 
       if(!rst_n)begin
            cnt_bit <= 'd0;
        end 
        else if(add_cnt_bit)begin 
            if(end_cnt_bit)begin 
                cnt_bit <= 'd0;
            end
            else begin 
                cnt_bit <= cnt_bit + 1'd1;
            end 
        end
    end 
    
    assign add_cnt_bit = end_cnt_baud;
    assign end_cnt_bit = add_cnt_bit && cnt_bit == bit_max -1'd1;
    
    //计数器复用
    always @(*)begin 
        case (cstate)
            IDLE :bit_max = 'd0;
            START:bit_max = 'd1;//起始位1bit
            DATA :bit_max = 'd8;//数据位8bit
            STOP :bit_max = 'd1;//结束位1bit
            default: bit_max = 'd0;
        endcase
    end

    assign IDLE_START = (cstate == IDLE) && tx_data_vld;//考察到开始传输信号
    assign START_DATA = (cstate == START) && end_cnt_bit;//计1bit数据
    assign DATA_STOP = (cstate == DATA) && end_cnt_bit;
    assign STOP_IDLE = (cstate == STOP) && end_cnt_bit;//计1bit数据

    //第一段：时序逻辑描述状态转移
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            cstate <= IDLE;
        end 
        else begin 
            cstate <= nstate;
        end 
    end
    
    //第二段：组合逻辑描述状态转移规律和状态转移条件
    always @(*) begin
        case(cstate)
            IDLE  :begin
                if (IDLE_START) begin
                    nstate = START;
                end
                else begin
                    nstate = cstate;
                end
            end
            START :begin
                if (START_DATA) begin
                    nstate = DATA;
                end
                else begin
                    nstate = cstate;
                end
            end
            DATA  :begin
                if (DATA_STOP) begin
                    nstate = STOP;
                end
                else begin
                    nstate = cstate;
                end
            end
            STOP  :begin
                if (STOP_IDLE) begin
                    nstate = IDLE;
                end
                else begin
                    nstate = cstate;
                end
            end
            default : nstate = cstate;
        endcase
    end

    //寄存一拍
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            tx_data_r <= 'd0;
        end
        else if (tx_data_vld) begin
            tx_data_r <= tx_data;
        end
        else begin
            tx_data_r <= tx_data_r;
        end
    end
    

    //第三段：描述输出，时序逻辑或组合逻辑皆可
    always @(*)begin 
        case (cstate)
            IDLE : tx = 1'b1;
            START: tx = 1'b0;//起始位为0
            DATA : tx = tx_data_r[cnt_bit];
            STOP : tx = 1'b1;//结束位为1
            default: tx = 1'b1;
        endcase
    end            
                
    assign ready = cstate == IDLE;//当状态为IDLE时，表示tx端可以接收数据
    
    
    
endmodule

2.uart_rx

/**************************************功能介绍***********************************
Date	: 2023年8月16日18:25:03 
Author	: Alegg xy.
Version	: 1.0
Description: FPGA收上位机发来的数据【1bit（波形）变8bit】
*********************************************************************************/

//---------<模块及端口声名>------------------------------------------------------
module uart_rx( 
    input				clk		,
    input				rst_n	,
    input               rx      ,
    output              rx_data_vld,
    output  reg [7:0]   rx_data            
);								 
//---------<参数定义>--------------------------------------------------------- 
    parameter   MAX_1bit = 9'd434;//1bit要计434次
    //状态机参数定义
    localparam  IDLE   = 'b001,//空闲状态
                START  = 'b010,//起始位
                DATA   = 'b100;//数据位

//---------<内部信号定义>-----------------------------------------------------    
    reg 	[2:0]	cstate     ;//现态
    reg	    [2:0]	nstate     ;//次态
    
    wire    IDLE_START;
    wire    START_DATA;
    wire    DATA_IDLE;

    reg			[8:0]	cnt_baud	   	;//波特计数器，波特率115200
    wire				add_cnt_baud	;
    wire				end_cnt_baud	;

    reg			[2:0]	cnt_bit	   	;//bit计数器，起始位1bit，数据位8bit，结束位1bit
    wire				add_cnt_bit	;
    wire				end_cnt_bit	;
    
    reg         [3:0]   bit_max;//bit最大值，复用需要考察每个状态的bit值

    //计434次
    always @(posedge clk or negedge rst_n)begin 
       if(!rst_n)begin
            cnt_baud <= 'd0;
        end 
        else if(add_cnt_baud)begin 
            if(end_cnt_baud)begin 
                cnt_baud <= 'd0;
            end
            else begin 
                cnt_baud <= cnt_baud + 1'd1;
            end 
        end
    end 
    
    assign add_cnt_baud = cstate != IDLE;
    assign end_cnt_baud = add_cnt_baud && cnt_baud == MAX_1bit - 1'd1;
    
    //bit计数器
    always @(posedge clk or negedge rst_n)begin 
       if(!rst_n)begin
            cnt_bit <= 'd0;
        end 
        else if(add_cnt_bit)begin 
            if(end_cnt_bit)begin 
                cnt_bit <= 'd0;
            end
            else begin 
                cnt_bit <= cnt_bit + 1'd1;
            end 
        end
    end 
    
    assign add_cnt_bit = end_cnt_baud;
    assign end_cnt_bit = add_cnt_bit && cnt_bit == bit_max -1'd1;
    
    //计数器复用
    always @(*)begin 
        case (cstate)
            IDLE :bit_max = 'd0;
            START:bit_max = 'd1;//起始位1bit
            DATA :bit_max = 'd8;//数据位8bit
            default: bit_max = 'd0;
        endcase
    end

    assign IDLE_START = (cstate == IDLE) && rx == 0;//识别到起始位0
    assign START_DATA = (cstate == START) && end_cnt_bit;//计1bit数据
    assign DATA_IDLE = (cstate == DATA) && end_cnt_bit;//计8bit数据

    //第一段：时序逻辑描述状态转移
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            cstate <= IDLE;
        end 
        else begin 
            cstate <= nstate;
        end 
    end
    
    //第二段：组合逻辑描述状态转移规律和状态转移条件
    always @(*) begin
        case(cstate)
            IDLE  :begin
                if (IDLE_START) begin
                    nstate = START;
                end
                else begin
                    nstate = cstate;
                end
            end
            START :begin
                if (START_DATA) begin
                    nstate = DATA;
                end
                else begin
                    nstate = cstate;
                end
            end
            DATA  :begin
                if (DATA_IDLE) begin
                    nstate = IDLE;
                end
                else begin
                    nstate = cstate;
                end
            end
            default : nstate = IDLE;
        endcase
    end

    //第三段：描述输出，时序逻辑或组合逻辑皆可
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            rx_data <= 0;
        end
        else if (cstate == DATA && cnt_baud == MAX_1bit >> 1) begin//电平中间值采样，边沿采样容易出错
            rx_data[cnt_bit] <= rx;
        end
        else begin
            rx_data <= rx_data;
        end
    end

    assign rx_data_vld = DATA_IDLE;//开始传输数据信号为计满数据位
    
    
endmodule

3.ctrl(FIFO)

/**************************************功能介绍***********************************
Date	: 2023年8月16日18:43:33
Author	: Alegg xy.
Version	: 1.0
Description: 调用FIFO
*********************************************************************************/
    
//---------<模块及端口声名>------------------------------------------------------
module ctrl( 
    input				clk		,
    input				rst_n	,
    input       [7:0]   rx_data ,
    input               rx_data_vld,
    input               ready   ,
    output              tx_data_vld,
    output      [7:0]   tx_data
);								 
//---------<参数定义>--------------------------------------------------------- 
    wire    fifo_rdempty;//FIFO读空信号
    wire    fifo_wrfull;//FIFO写满信号
//---------<内部信号定义>-----------------------------------------------------
    fifo	fifo_inst (
	    .aclr ( ~rst_n ),
	    .data ( rx_data ),
	    .rdclk ( clk ),
	    .rdreq ( ready && ~fifo_rdempty ),
	    .wrclk ( clk ),
	    .wrreq ( rx_data_vld && ~fifo_wrfull ),
	    .q ( tx_data ),
	    .rdempty ( fifo_rdempty ),
	    .wrfull ( fifo_wrfulll )
	);
    
    assign tx_data_vld = ready && ~fifo_rdempty;
    
    
endmodule

4.top

/**************************************功能介绍***********************************
Date	: 2023年8月16日18:51:42 
Author	: Alegg xy.
Version	: 1.0
Description: 顶层模块
*********************************************************************************/
    
//---------<模块及端口声名>------------------------------------------------------
module top( 
    input				clk		,
    input				rst_n	,
    input				rx		,
    output              tx
);								 
//---------<参数定义>--------------------------------------------------------- 
    wire    [7:0]   tx_data;
    wire            tx_data_vld;

    wire    [7:0]   rx_data;
    wire            rx_data_vld;

    wire            ready;
//---------<内部信号定义>-----------------------------------------------------
    uart_tx u_uart_tx( 
        .clk		(clk),
        .rst_n	    (rst_n),
        .tx_data    (tx_data),
        .tx_data_vld(tx_data_vld),
        .ready      (ready),
        .tx         (tx)        
    );
    
    uart_rx u_uart_rx( 
        .clk		(clk),
        .rst_n	    (rst_n),
        .rx         (rx),
        .rx_data_vld(rx_data_vld),
        .rx_data    (rx_data)        
    );

    ctrl u_ctrl( 
        .clk		(clk),
        .rst_n	    (rst_n),
        .rx_data    (rx_data),
        .rx_data_vld(rx_data_vld),
        .ready      (ready),
        .tx_data_vld(tx_data_vld),
        .tx_data    (tx_data)
    );
    
    
endmodule

四.效果

在这里插入图片描述

Álegg xy.
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串口接收带有FIFO缓冲区
11-30
串口中断接收数据，将数据存到FIFO缓冲区(利用单链表)。代码里FIFO的进栈出栈都有写的易懂，希望对有需要的人有所帮助。
基于异步FIFO的串口回环测试
weixin_43828944的博客
07-19 1516
基于异步FIFO的串口回环测试
FPGA实战 -- UART --- 实现串口回环（加FIFO）
2201_75683149的博客
02-02 1415
本文通过上位机的串口助手发送数据，FIFO将数据在RX和TX之间进行传递，并且传递回上位机的串口助手，修改校验方式数据会发生变化。
对串口接收FIFO处理机制的解读
李肖遥的专栏
09-13 2218
关注、星标公众号，直达精彩内容素材来源：https://blog.csdn.net/weixin_44386927/article/details/124626454整理：技术让梦想更伟大|李肖遥一、FIFOFIFO 是First Input First Output的缩写，先入先出队列。使用的场景：一般是在不同的时钟域之间的数据传输（简单理解即：一个（读\写）快，另外的一个（读\写）...
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07-04 7895
FIFO是什么？ FIFO( First Input First Output) 简单说就是指先进先出。它是一种数据存储或传输模式，可以硬件实现也可以软件实现，大多数用来缓存数据，减少操作次数，提高传输效率。 串口实现中其实在两处运用了FIFO。一处是串口控制器硬件内部可能会提供收发FIFO支持，一处是在驱动框架层提供了软件实现的数据收发FIFO。这里只介绍硬件FIFO的特性和用法。 没有硬件FIFO的串口只有一个数据接收寄存器和一个数据发送寄存器（这两寄存器可能是同一地址，读时访问接收寄存器，写时访问发送
记录一次对STM32G4串口硬件FIFO的调试
jdhfusk的博客
07-02 3963
随着我们工作、学习的不断深入，会接触到越来越高级的芯片、越来越复杂的外设功能，不再像以前那样随便看两篇教程、看两集视频、复制一段代码就能调通，即使是使用CubeMX加HAL库也不会那么容易。往后需要我们自己熟读手册，了解每一位寄存器的作用，要是遇到手册说得不清楚或者自己无法理解的情况，还需要我们动手实践，自己去摸索它们大致的功能和作用。要不然以后遇到没有参考的时候，就只能干瞪眼了。就算有参考，也建议大家自己调一遍，不要复制黏贴，不要怕浪费时间。
STM32 串口 FIFO
rou252051452的博客
09-24 8186
使用FIFO实现串口数据的收发功能 FIFO的相关实现参照链接：CSDNhttps://mp.csdn.net/mp_blog/creation/editor/120448361 1、Cubemx串口配置 使用Cubmx对串口进行配置如下： ​​​​​​​ 2、驱动程序编写 2.1驱动初始化 进行串口收发FIFO的创建，进行发送FIFO回调函数的初始化，调用函数UsartStartCloseHT实现串口DMA+IDLE模式接收，同...
STM32H7的8个串口fifo收发（兼容232和485）
最新发布
yybyg的博客
04-13 2446
uart驱动包括中断配置等 应用示例 RS485深入理解 看armfly老哥的帖子：https://www.armbbs.cn/forum.php?mod=viewthread&tid=90753
STM32的串口FIFO发送和接收使用FreeRTOS实时操作系统
shufawangzhang的博客
12-29 1769
以上是一个带有串口接收中断的串口FIFO发送和接收程序的示例代码。请注意，该示例中的错误处理部分需要根据具体的应用场景进行适当的修改。在USART1_IRQHandler函数中，我们处理串口接收中断。当接收到数据时，我们将数据发送到接收队列中。在UART_SendByte函数中，我们将要发送的数据发送到发送队列中。在UART_ReceiveByte函数中，我们从接收队列中接收数据。接下来，我们创建了串口发送任务（vUartTxTask）和串口接收任务（vUartRxTask）。
uart_fifo.zip_51 uart fifo_51 串口fifo_fifo_uart fifo_uart_fifo
09-23
在"uart_fifo.zip_51 uart fifo_51 串口fifo_fifo_uart fifo_uart_fifo"这个压缩包中，很可能是提供了51单片机的UART FIFO程序代码，用于演示或实际应用中的串口通信。通过理解和应用这些知识点，开发者可以构建高效...
uart.zip_FIFO UART_fifo uart verilog_verilog 串口 fifo
09-22
UART（通用异步接收发送器）是嵌入式系统中常用的一种串行通信接口，用于设备间的简单数据传输。在本项目"uart.zip"中，重点在于实现了一个使用FIFO（先进先出）的UART模块，以提高通信的稳定性和效率。FIFO是一种...
uart.rar_RS232 FIFO_fifo 串口 vhdl_rs232 fifo_uart_fifo_串口 fifo
09-24
UART（通用异步收发传输器）是一种广泛用于设备间通信的串行接口标准，而RS232是UART通信的电气规范。在本压缩包文件"uart.rar"中，包含了一个RS232串口应用实例，重点是使用了FIFO（先进先出）数据缓冲技术。FIFO在...
UART_FIFO.zip_FIFO UART_FIFO串口_fifo uart verilog_uart fifo_veril
09-20
UART (通用异步接收发送器) 是一种广泛用于嵌入式系统中的串行通信接口，它允许设备在没有时钟同步的情况下进行数据传输。在许多应用中，UART常常需要配合FIFO（先进先出）存储器来提高数据处理效率和稳定性。FIFO是...
uart.zip_fifo_uart fifo
09-19
UART（通用异步收发传输器）是一种广泛用于设备间串行通信的标准接口。在UART设计中，FIFO（先进先出，First In First Out）缓冲区是一个重要的组成部分，它提高了数据传输的效率和稳定性。在"uart.zip_fifo_uart ...
串口uart的回环测试(基于FIFO)
天神下凡一垂四的博客
07-06 737
打开vivado软件中的IP Catalog,在搜索框中输入FIFO，找到FIFO Generator并双击打开FIFO IP核。异步 FIFO中数据流的传输与指示信号不同在于：数据流大多具有连续性，及背靠背传输；同步 FIFO 的写时钟和读时钟为同一个时钟，FIFO 内部所有逻辑都是同步逻辑，常常用于交。根据需求可选择同步FIFO和异步FIFO，此处选择同步FIFO。FIFO分为同步FIFO和异步FIFO。需要异步处理，异步 FIFO 常用于跨时钟域交互。，FIFO 内部的写逻辑和读逻辑的交互。
FIFO小总结
weixin_47631689的博客
10-12 639
在系统设计时，包含很多工作在不同时钟频率下的元件，如处理器、外设等，可能有自己的时钟振荡器，不同模块处理速度有快有慢，但是每个模块各自时钟不间歇，如果模块之间有数据交互，会造成计算紊乱，这也就是跨时钟域要解决的问题，当数据量很大，数据传输速率要求高，需要匹配不同传输速率的系统时，FIFO是处理此类问题的优解。这个问题肯定会发生，基本无法解决，但是不会对读取数据产生影响，因为同步写指针到读域时，写指针还在按自己的时钟递增，读域采到的写指针数值肯定不会大于此刻写域的写指针。则此时FIFO写满。
一、使用串口处理机制中对于FIFO的处理机制应用的解读
weixin_44386927的博客
05-07 2140
一、FIFO是First Input First Output的缩写，先入先出队列。 使用的场景：一般是在不同的时钟域之间的数据传输（简单理解即：一个（读\写）快，另外的一个（读\写）慢的场景中。） 本质操作：就是将收的数据存储的一个线性的数组中，通过指针指向该数组的自加1（偏移）来遍历数据，达到读取或者写入的目的。 作用：起到缓冲环节，可防止数据的丢失。 对数据量大的进行存储，避免频繁的总线操作。并且可满足dma的操作。 在fifo中需要理解连个重要成员： 宽度：指一次写读操作的数据位数。 深度：存储多少
单片机C语言软件FIFO 深度可调 适合串口收发
BH5HPD的博客
03-10 626
100行代码搞定超级简单的数据收发FIFO，可用于485、串口、SPI等
verilog uart 串口通信 fifo
04-10
Verilog UART串口通信FIFO是一种在Verilog中实现的基于FIFO的串口通信接口，可以用于异步串行数据的传输。它是一种实现数据缓存和数据传输的解决方案，可以有效地减轻数据传输过程中的负担和延迟。该FIFO可以储存待处理的数据并根据需要进行快速的读写操作。

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