集成电路中asset和de-assert该如何翻译

When disabled, the CLKREQ# signal shall be asserted at all times whenever power is applied to the card. When enabled, the CLKREQ# signal may be de-asserted during an L1 Link state.

单词	一般用途翻译	集成电路中的翻译
assert	英 [əˈsɜːt] 美 [əˈsɜːrt] v.明确肯定；断言；坚持自己的主张；表现坚定；维护自己的权利(或权威)	v. 使能；置位*。 adj. 有效的(状态)
de-assert	英 [di-əˈsɜːt] 美 [di-əˈsɜːrt] vt. 不能坚持肯定；不敢断言；放弃；消除线路上的信号。 n. 不能坚持肯定；不敢断言；放弃	v. 禁能；复位*；释放(总线)。 adj. 无效的(状态)

*这里的置位和复位并不是表示1和0，而是有效状态为置位，无效状态为复位

如文章开头，当套用置位、复位时，可如此翻译：
当动态时钟管理使能位（enable bit）禁能时，pcie卡供电后CLKREQ#应该一直被置位（置0，因为低有效）。当动态时钟管理使能位（enable bit）使能时，CLKREQ#信号在L1链接状态（L1 Link state）时会被复位（置1，因为低有效），其他状态仍是置位（置0，因为低有效）。

我们也可以套用有效状态和无效状态来翻译这句话：
当动态时钟管理使能位（enable bit）禁能时，pcie卡供电后CLKREQ#信号应该一直有效（低有效）。当动态时钟管理使能位（enable bit）使能时，CLKREQ#信号在L1链接状态（L1 Link state）时是无效的（高无效），其他状态仍是有效的。