Cadence网表算法

最新推荐文章于 2023-07-28 16:19:11 发布

beetleinv

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本文链接：https://blog.csdn.net/beetleinv/article/details/86665219

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本文探讨了在Cadence 17.2版本中遇到的网表问题，具体表现为OrCAD原理图导出到Allegro PCB时节点无法连接。问题源于同一网络名在不同页面的处理方式和Cadence的网表算法。通过分析，揭示了Cadence在处理多页原理图时的网络数据优先级，并提供了解决方案和注意事项，包括网络类型优先级、不同页的处理步骤以及网络名的处理规则。

摘要由CSDN通过智能技术生成

推丸菌在公司听取小弟汇报时，那厮说网表有问题，OrCAD原理图导出，Allegro PCB导入，结果有个节点连不上，但是在原理图上是同样的网络名。有妖气啊！
看了他的原理图，我觉得很生气——太不规范了，难怪会出现错误。但是为了多种兼容，也不得不做各种妥协~想到这里我也不生气了。原版原理图就不贴出来了，推丸菌在这里模拟一下。哦，对了，以下所有案例均基于Cadence 17.2版本。
在这里插入图片描述
nihao
那么猫腻出来了，第一页的VCC_3V3全部被命名成了off-page形式的NIHAO，于是第一页的VCC_3V3就不能跟第二页的VCC_3V3相连了，这就是问题所在，这个还真需要探讨一下Cadence的网表算法。其实这个算法不难，推丸菌举个栗子。
在这里插入图片描述
在同一节点我们接入了5个网络符号(或NET)，生成网表后，Cadence自动选择了PORT，这就说明了PORT优先级最高，多尝试几次，我们就可以破解Cadence的网表算法了。各种网络类型的优先级见下表。