HDL_bits Finite State Machines 部分（Lemmings1到Fsm ps2data）

最新推荐文章于 2024-09-07 21:45:34 发布
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分类专栏： HDLbits 文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/bici_1/article/details/137765617
版权

Lemmings1

写完忘记记录，直接点到下一题，再点回来代码就没有了，懒得再写一遍了

Lemmings2

代码如下：（这里需要注意的是，根据给出的参考运行波形，！ground即ground==0时，才会进入跌倒状态，同时发出aaah的声音）

module top_module(
    input clk,
    input areset,    // Freshly brainwashed Lemmings walk left.
    input bump_left,
    input bump_right,
    input ground,
    output walk_left,
    output walk_right,
    output aaah ); 
    
    parameter LEFT=2'b00 , RIGHT=2'b01 , FALL_L=2'b10 , FALL_R=2'b11 ;
    reg [1:0] state ,next_state ;
    always @(posedge clk or posedge areset) begin
        if(areset) begin
            state <= LEFT ;
        end else begin
            state <= next_state ;
        end
    end
    always @(*) begin
        case(state)
            LEFT :
                if(!ground) begin
                    next_state = FALL_L ;
                end else begin
                    next_state = bump_left ? RIGHT : LEFT ;
                end
             RIGHT :
                 if(!ground) begin
                    next_state = FALL_R ;
                end else begin
                    next_state = bump_right ? LEFT : RIGHT ;
                end
            FALL_L : next_state = !ground ? FALL_L : LEFT ;
            FALL_R : next_state = !ground ? FALL_R : RIGHT ;
            default : next_state = state ;
        endcase
    end
    always @(*) begin
        case(state)
            LEFT : {walk_left,walk_right,aaah} = 3'b100 ;
            RIGHT : {walk_left,walk_right,aaah} = 3'b010 ;
            FALL_L : {walk_left,walk_right,aaah} = 3'b001 ;
            FALL_R : {walk_left,walk_right,aaah} = 3'b001 ;
        endcase
    end

endmodule

Lemmings3

代码如下：（套路一样，区分几个输入的优先级即可）

module top_module(
    input clk,
    input areset,    // Freshly brainwashed Lemmings walk left.
    input bump_left,
    input bump_right,
    input ground,
    input dig,
    output walk_left,
    output walk_right,
    output aaah,
    output digging ); 
    parameter LEFT = 0 ,RIGHT = 1 , DIG_L = 2 , DIG_R = 3 , FALL_L = 4 ,FALL_R = 5 ;
    reg [2:0] state ,next_state ;
    always @(posedge clk or posedge areset) begin
        if(areset) begin
            state <= LEFT ;
        end else begin
            state <= next_state ;
        end
    end
    always @(*) begin
        case(state)
            LEFT:
                if(ground==0) begin
                    next_state = FALL_L ;
                end else if(dig) begin
                    next_state = DIG_L ;
                end else if(bump_left)begin
                    next_state = RIGHT ;
                end else begin
                    next_state = LEFT ;
                end
            RIGHT:
                if(ground==0) begin
                    next_state = FALL_R ;
                end else if(dig) begin
                    next_state = DIG_R ;
                end else if(bump_right)begin
                    next_state = LEFT ;
                end else begin
                    next_state = RIGHT ;
                end
            DIG_L: next_state = ground ? DIG_L : FALL_L ;
            DIG_R: next_state = ground ? DIG_R : FALL_R ;
            FALL_L : next_state = ground ? LEFT : FALL_L ;
            FALL_R : next_state = ground ? RIGHT : FALL_R ;
            default : next_state = state ;
        endcase
    end
    always @(*) begin
        case(state)
            LEFT : {walk_left,walk_right,aaah,digging} = 4'b1000 ;
            RIGHT : {walk_left,walk_right,aaah,digging} = 4'b0100 ;
            DIG_L : {walk_left,walk_right,aaah,digging} = 4'b0001 ;
            DIG_R : {walk_left,walk_right,aaah,digging} = 4'b0001 ;
            FALL_L : {walk_left,walk_right,aaah,digging} = 4'b0010 ;
            FALL_R : {walk_left,walk_right,aaah,digging} = 4'b0010 ;
        endcase
    end

endmodule

Lemmings4

代码如下：(暂时有问题 还没改对 时序计数 一直搞不对嘞 头疼 ，明天再来看看)

module top_module(
    input clk,
    input areset,    // Freshly brainwashed Lemmings walk left.
    input bump_left,
    input bump_right,
    input ground,
    input dig,
    output walk_left,
    output walk_right,
    output aaah,
    output digging ); 
    parameter LEFT = 0 ,RIGHT = 1 , DIG_L = 2 , DIG_R = 3 , FALL_L = 4 ,FALL_R = 5 , OVER = 6;
    reg [2:0] state ,next_state ;
    reg [4:0] cnt_clk_L , cnt_clk_R ;
    always @(posedge clk or posedge areset) begin
        if(areset) begin
            state <= LEFT ;
        end else begin
            state <= next_state ;
        end
    end
    //计数二十个时钟周期
    always @(posedge clk) begin
        case(state)
            FALL_L : cnt_clk_L <= cnt_clk_L + 1'b1 ;
            FALL_R : cnt_clk_R <= cnt_clk_R + 1'b1 ;
            default : 
                {cnt_clk_L,cnt_clk_R} <= 10'b0 ; 
        endcase
    end
    wire en_L = (cnt_clk_L > 5'd20) ;
    wire en_R = (cnt_clk_R > 5'd20) ;
    always @(*) begin
        case(state)
            LEFT:
                if(ground==0) begin
                    next_state = FALL_L ;
                end else if(dig) begin
                    next_state = DIG_L ;
                end else if(bump_left)begin
                    next_state = RIGHT ;
                end else begin
                    next_state = LEFT ;
                end
            RIGHT:
                if(ground==0) begin
                    next_state = FALL_R ;
                end else if(dig) begin
                    next_state = DIG_R ;
                end else if(bump_right)begin
                    next_state = LEFT ;
                end else begin
                    next_state = RIGHT ;
                end
            DIG_L: next_state = ground ? DIG_L : FALL_L ;
            DIG_R: next_state = ground ? DIG_R : FALL_R ;
            FALL_L : 
                if(en_L) begin
                    next_state = ground ? OVER : FALL_L ;
                end else begin
                    next_state = ground ? LEFT : FALL_L ;
                end
            FALL_R : 
                if(en_R) begin
                    next_state = ground ? OVER : FALL_R ;
                end else begin
                    next_state = ground ? RIGHT : FALL_R ;
                end
            OVER : next_state = OVER ;
            default : next_state = state ;
        endcase
    end
    always @(*) begin
        case(state)
            LEFT : {walk_left,walk_right,aaah,digging} = 4'b1000 ;
            RIGHT : {walk_left,walk_right,aaah,digging} = 4'b0100 ;
            DIG_L : {walk_left,walk_right,aaah,digging} = 4'b0001 ;
            DIG_R : {walk_left,walk_right,aaah,digging} = 4'b0001 ;
            FALL_L : {walk_left,walk_right,aaah,digging} = 4'b0010 ;
            FALL_R : {walk_left,walk_right,aaah,digging} = 4'b0010 ;
            OVER : {walk_left,walk_right,aaah,digging} = 4'b0000 ;
        endcase
    end

endmodule

Fsm onehot

 代码如下：

module top_module(
    input         in,
    input  [9:0]  state,
    output [9:0]  next_state,
    output        out1,
    output        out2
);
 
assign next_state[0] = (state[0] & ~in) | (state[1] & ~in) | (state[2] & ~in) | (state[3] & ~in) | (state[4] & ~in) | (state[7] & ~in) | (state[8] & ~in) | (state[9] & ~in);
assign next_state[1] = (state[0] & in) | (state[8] & in) | (state[9] & in);
assign next_state[2] = (state[1] & in);
assign next_state[3] = (state[2] & in);
assign next_state[4] = (state[3] & in);
assign next_state[5] = (state[4] & in);
assign next_state[6] = (state[5] & in);
assign next_state[7] = (state[6] & in) | (state[7] & in);
assign next_state[8] = (state[5] & ~in);
assign next_state[9] = (state[6] & ~in);
 
assign out1 = (state[8] | state[9]);
assign out2 = (state[7] | state[9]);
 
endmodule

Fsm ps2

开始写错了，画一下

代码如下：

module top_module(
    input        clk,
    input [7:0]  in,
    input        reset,    // Synchronous reset
    output       done
);
 
parameter  WAIT  = 0,BYTE1 = 1,BYTE2 = 2,BYTE3 = 3;
 
reg [1:0]   state;
reg [1:0]   next_state;
 
always @(posedge clk ) begin
	if (reset) begin
		state <= WAIT;
	end
	else begin
		state <= next_state;
	end
end
 
always @(*) begin
	next_state = state;
	case(state)
		WAIT: next_state = in[3] ? BYTE1 : WAIT ;
		BYTE1 : next_state = BYTE2 ;
        BYTE2 : next_state = BYTE3 ;
        BYTE3 : next_state = in[3] ? BYTE1 : WAIT ;
        default : next_state <= state ;
	endcase
end

    always @(*) begin
        case(state)
            BYTE3 : done = 1'b1 ;
            default : done = 1'b0 ;
        endcase
    end
 
endmodule

Fsm ps2data 

正确代码如下：

module top_module(
    input clk,
    input [7:0] in,
    input reset,    // Synchronous reset
    output reg [23:0] out_bytes,
    output reg done); //
    
    parameter  WAIT  = 0,BYTE1 = 1,BYTE2 = 2,BYTE3 = 3;
    reg [1:0]   state;
	reg [1:0]   next_state;
 
    always @(posedge clk ) begin
        if (reset) begin
            state <= WAIT;
        end
        else begin
            state <= next_state;
        end
    end
     
    always @(*) begin
        case(state)
            WAIT: next_state = in[3] ? BYTE1 : WAIT ;
            BYTE1 : next_state = BYTE2 ;
            BYTE2 : next_state = BYTE3 ;
            BYTE3 : next_state = in[3] ? BYTE1 : WAIT ;
            default : next_state = state ;
        endcase
    end
    always @(posedge clk) begin
    if (reset) begin
        out_bytes <= 24'd0;
        done	 <=  1'd0;
     end else begin
         case (next_state)
             WAIT :  {done,out_bytes} <= 25'd0;
             BYTE1:  {done,out_bytes} <= {1'd0,out_bytes[15:0],in};
             BYTE2:  {done,out_bytes} <= {1'd0,out_bytes[15:0],in};
             BYTE3:  {done,out_bytes} <= {1'd1,out_bytes[15:0],in};
         endcase
     end
end
endmodule

PS:上面代码是npy帮我改的，下面是我自己写的哈哈(状态机的第三段输出 不一样)，npy说有锁存器，但还不是很懂，为什么这样不可以，有无好心人解答一下。

module top_module(
    input clk,
    input [7:0] in,
    input reset,    // Synchronous reset
    output reg [23:0] out_bytes,
    output reg done); //
    
    parameter  WAIT  = 0,BYTE1 = 1,BYTE2 = 2,BYTE3 = 3;
    reg [1:0]   state;
	reg [1:0]   next_state;
 
    always @(posedge clk ) begin
        if (reset) begin
            state <= WAIT;
        end
        else begin
            state <= next_state;
        end
    end
     
    always @(*) begin
        case(state)
            WAIT: next_state = in[3] ? BYTE1 : WAIT ;
            BYTE1 : next_state = BYTE2 ;
            BYTE2 : next_state = BYTE3 ;
            BYTE3 : next_state = in[3] ? BYTE1 : WAIT ;
            default : next_state = state ;
        endcase
    end

    reg [7:0] out_bytes_1 , out_bytes_2 , out_bytes_3 ;
    always@(*) begin
        case(next_state)
            BYTE1 : out_bytes_1 = in[7:0] ;
            BYTE2 : out_bytes_2 = in[7:0] ;
            BYTE3 : out_bytes_3 = in[7:0] ;
        endcase
    end
    always @(*) begin
        case(state)
            BYTE3 : begin
                out_bytes [23:0] = {out_bytes_1,out_bytes_2,out_bytes_3} ;
                done = 1'b1 ;
            end
            default : {out_bytes,done} = 25'b0 ;
        endcase
    end
endmodule

 

bici_1
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VHDL.rar_Finite State Machine_movingaveragefilter_有限状态机_状态机
09-24
在数字电路设计领域，有限状态机（Finite State Machine, FSM）是一种重要的逻辑设计方法，它被广泛应用于数据处理、通信协议、控制逻辑等系统中。本资料“VHDL.rar”着重介绍了如何使用VHDL语言来实现有限状态机，...
Verilog基础，原码，反码与补码的概念
FPGA/数字IC/通信算法
09-04 1095
Verilog中的module可以看成一个具有输入输出端口的黑盒子，该黑盒子有输入和输出接口(信号)，通过把输入在盒子中执行某些操作来实现某项功能。(类似于C语言中的函数)图1 模块示意图图1 所示的顶层模块(top_module)结构用Verilog语言可描述为：input a,input b,output outendmodule🔹 模块以module 开始，endmodule结束🔹 top_module 为模块名🔹 input : 为输入端口🔹 output: 为输出端口。
FPGA开发：Verilog数字设计基础
qq_74114817的博客
09-03 2549
IP核，全称知识产权核（Intellectual Property core），在集成电路设计领域中扮演着重要角色。通俗地解释，IP核就是那些已经设计好、验证过，并可以重复使用的电路功能模块或设计模块。它们就像是构建积木一样，可以被设计师们用来快速搭建出复杂的集成电路系统，从而大大缩短设计周期，提高设计效率。软IP固IP（Firm IP Core）和硬IP软IP软IP通常是用硬件描述语言（如VHDL或Verilog）编写的功能描述，它只定义了电路的行为和功能，而不涉及具体的电路实现细节。
FIFO求和实验
m0_66619666的博客
09-04 972
现有一5行4列数据矩阵FIFO求和，对该矩阵数据，N = 5，M = 4，使X = 3进行列求和运算，得到S(3,4)新矩阵，则S(0,0)=D(0,0)+D(1,0)+D(2,0),S(0,1)= D(0,1)+D(1,1)+D(2,1),S(0,2)=D(0,2)+D(1,2)+D(2,2),S(0,3)=SD(0,3)+D(1,3)+D(2,3),S(1,0)=D(1,0)+D(2,0)+D(3,0)...S(2,0)=D(2,0)+D(3,0)+D(4,0)。
如何设计实现完成一个FPGA项目
最新发布
QQ_778132974的博客
09-07 584
确定项目目标：明确项目要实现的功能和性能指标。需求分析：列出所有功能需求、性能需求、接口需求等。可行性分析：评估技术可行性、成本和时间预算。项目总结：总结项目过程中的经验教训，分析成功和失败的原因。项目报告：撰写项目报告，详细描述项目背景、设计过程、测试结果和最终结论。
Finite State Transducers
06-02
Finite State Transducers (FSTs)是一种有限状态自动机，它将输入串映射到输出串。在Python中，您可以使用多种库来实现FSTs，其中最流行的是OpenFST和PyFST。以下是一个简单的示例，演示如何使用PyFST库来实现一个...
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