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RSS订阅原创 HDLBits_CS450部分
题目大概意思是，load信号作用时就加载外部信号然后开始倒数，一直到0，期间如果又有load信号了，则重新加载数据重新倒数，当倒数到0的时候，拉高tc信号直到下一个倒数信号进来。剩下两个 ，第一个上次写到这里了但是不知道为啥没有保存上。= 1时，计数器递增（最大为 3）;= 0时，计数器递减（最小为 0）。最后一个不太想写了 好长的题目。= 0时，保持不变。下次想起来有耐心了再写。
2024-06-02 09:10:49
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原创 python_高级特征
方法，但是『获取』和『清理』资源的操作仍需要我们自己编写：『获取』资源的操作定义在 yield 语句之前，『释放』资源的操作定义在 yield 语句之后。在上面的例子中，方法__exit__中没有return语句，那么执行完该方法返回的是NONE。4.我们熟知的字典（dict {}）、元组（tuple ()）、集合（set）、字符串对象('')和列表[]，另外，需要强调的是，虽然通过使用 contextmanager 装饰器，我们可以不必再编写。对于这些可迭代对象，可以使用 Python 内置的。
2024-05-22 15:02:26
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原创 Anaconda3安装_配置环境变量——创建管理虚拟环境（纯新手仅供参考_写出来给自己留档的）
然后会问你将软件安装到哪里，默认是安装到C盘，我这里安装到D盘，注意安装路径不要有中文和其他特殊符号，最后直接全是英文，防止后续出现奇奇怪怪的报错，更改之后请记住自己的安装路径。【ps：如果你是先安装的Anaconda,这个选项可以直接勾选上，如果你之前已经安装了python但是不是3.11这个版本🤔，建议去看看其他教程，好像对后续会有一点影响，但是应该问题不大，哈哈】然后是虚拟环境的创建与管理（不知道这个是干啥的，但是看其他教程好像有的是有的，试一下，不吃亏，后面跑程序大概是会用到的）
2024-05-14 19:44:50
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原创 HDLBits_Verification: Writing Testbenches部分
【代码】HDLBits_Verification: Writing Testbenches部分。
2024-05-09 20:55:00
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原创 HDLBits_Build a circuit from a simulation waveform部分
【代码】HDLBits_Build a circuit from a simulation waveform部分。
2024-04-26 15:42:03
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原创 HDLBits_Finding bugs in code部分
这个组合电路应该能识别键盘 0 至 9 键的 8 位扫描码。它应显示 10 种情况中是否有一种被识别（有效），如果是，则显示检测到的是哪个键。使用提供的二对一多路复用器完成这个 4 对 1 多路复用器。这个 8 位宽 2 对 1 多路复用器不起作用。使用题中提供的模块完成三输入 NAND 逻辑门。比较简单，没什么好说的。
2024-04-26 11:40:10
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原创 HDLBits_ Finite State Machines部分(最后四题)
【代码】HDLBits_ Finite State Machines部分(最后四题)
2024-04-24 16:22:24
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原创 HDLBits_ Finite State Machines部分(Q3a到Q3c)
【代码】HDLBits_ Finite State Machines部分(Q3a到Q3c)
2024-04-23 12:43:08
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原创 HDLBits_Finite State Machines(Fsm hdlc与Exams/ece241 2013 q8)
【代码】HDLBits_Finite State Machines(Fsm hdlc与Exams/ece241 2013 q8)
2024-04-22 21:43:55
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原创 HDLBits_More Circuits
题目要求：一串数据每一位的下一个状态是其左右两位的异或，数据左端点左侧与右端点右侧的状态假设为0，load信号是同步加载数据信号。
2024-04-22 16:21:06
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原创 HDLbits_Finite State Machines 部分（Fsm serial到Fsm serialdp）
代码如下:吭哧吭哧找半天错误在哪里，发给npy看，ta说我的parameter为什么出现了WAIT =2'd4，然后我改成了3'd4，运行结果就对了。还不能直接在脑子里画时序，把各个变量的时序图写写画画一下，留着后面好看，感觉写完这个题才对时序有那么一点点入门的感觉了，开心。代码如下：相比于上一题，这一题只是加了一个移位操作以及数据输出。
2024-04-22 16:18:14
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原创 HDL_bits:Finite State Machines部分（Exams/ece241 2014 q5a和Exams/ece241 2014 q5b）
【代码】HDL_bits:Finite State Machines部分（Exams/ece241 2014 q5a和Exams/ece241 2014 q5b）
2024-04-17 11:59:05
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原创 HDL_bits Finite State Machines 部分（Lemmings1到Fsm ps2data）
写完忘记记录，直接点到下一题，再点回来代码就没有了，懒得再写一遍了。
2024-04-16 00:27:12
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原创 HDLbits_Shift Register部分(代码都是能运行出来的但不一定是最简单的，谨慎参考)
建立一个 4 位移位寄存器（右移），具有异步复位、同步加载和使能功能。areset：将移位寄存器复位为零。load： 用数据[3:0]加载移位寄存器，而不是移位。ena： 右移（q[3] 变为 0，q[0] 被移出并消失）。q： 移位寄存器的内容。如果加载输入和 ena 输入都被置信（1），则加载输入的优先级更高。
2024-03-20 15:58:57
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原创 HDLbits_Countbcd
问题出在对于时序逻辑掌握不到位，以个位代码的编写为例，else if语句中，当个位数等于9即q[3:0] == 4'd9时，ena[1]没有立刻被赋值为1，这是因为时序逻辑，需要等待下一个时钟上升沿到来，ena[1] 的值才会被更新。再下一个时钟上升沿时，十位数才会进行加1操作，此时个位数为1，ena[1]为0；修改后的代码中，仍然以个位为例，当个位数q[3:0]计数到9时，ena[1]同步被赋值为1，故下一个时钟沿到来时，个位数被置为0，十位数进行加一操作，同时ena[1]又重新更新为0。
2024-03-20 13:53:06
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原创 HDLbits_Dualedge
基本思想：always @(posedge clk or negedge clk)语句是不可编译的，但是题中之意又要同时捕获信号在时钟上升沿和下降沿的状态，故可以考虑分别取出时钟上升沿信号的值pos和时钟下降沿信号的值neg，后面再考虑如何操作来达到题中要求。题目要求：大家都熟悉在时钟正边或负边触发的触发器。双沿触发触发器在时钟的两个边沿都触发，构建一个在功能上类似于双沿触发触发器的电路。
2024-03-19 22:01:58
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原创 HDLbits_Edgecapture
/符号|之前的语句意在捕捉输入信号的下降沿，或上out，即，若输出信号位已为1，则仍保持为1不变。原题目大意为，捕捉输入信号的下降沿并另输出信号对应位为1，在reset信号出现之前，输出信号为1的位值不变。
2024-03-19 16:31:02
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空空如也
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