AXI总线概述

AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA3.0中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。AMBA4.0将其修改升级为AXI4.0。

    AMBA4.0 包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-stream。

    AXI4.0-lite是AXI的简化版本，ACE4.0 是AXI缓存一致性扩展接口，AXI4.0-stream是ARM公司和Xilinx公司一起提出，主要用在FPGA进行以数据为主导的大量数据的传输应用；

1.简介

1.1 AXI协议特点
AMBA AXI协议支持支持高性能、高频率系统设计

• 适合高带宽低延时设计
• 无需复杂的桥就能实现高频操作
• 能满足大部分器件的接口要求
• 适合高初始延时的存储控制器
• 提供互联架构的灵活性与独立性
• 向下兼容已有的AHB和APB接口

关键特点：

• 分离的地址/控制、数据相位
• 使用字节选通，支持非对齐的数据传输
• 基于burst传输，只需传输首地址
• 读、写数据通道分离，能提供低功耗DMA
• 支持多种寻址方式
• 支持乱序传输
• 易于添加寄存器级来进行时序收敛
• 支持outstanding AXI可以连续发送多个突发传输的首地址而无需等待之前的突发传输完成，这有助于流水处理transaction

1.2 AXI读写架构 

AXI协议是基于burst的传输，并且定义了以下5个独立的传输通道：读地址通道、读数据通道、写地址通道、写数据通道、写响应通道。
    地址通道携带控制消息，用于描述被传输的数据属性；数据传输使用写通道来实现master到slave的传输，slave使用写响应通道来完成一次写传输；读通道用来实现数据从slave到master的传输。

读架构

写架构

AXI使用基于VALID/READY的握手机制数据传输协议，传输源端使用VALID表明地址/控制信号、数据是有效的，目的端使用READY表明自己能够接受信息 ；

• 读/写地址通道：读、写传输每个都有自己的地址通道，对应的地址通道承载着对应传输的地址控制信息；
• 读数据通道：读数据通道承载着读数据和读响应信号包括数据总线（8/16/32/64/128/256/512/1024 bit）和指示读传输完成的读响应信号；
• 写数据通道：写数据通道的数据信息被认为是缓冲（buffered）了的，master无需等待slave对上次写传输的确认即可发起一次新的写传输。写通道包括数据总线（8/16...1024 bit）和字节线（用于指示8 bit 数据信号的有效性）；
• 写响应通道：slave使用写响应通道对写传输进行响应。所有的写传输需要写响应通道的完成信号；
   

通道名称	通道功能	数据流向
read address	读地址通道	主机->从机
read data	读数据通道（包括数据通道和读响应通道）	从机->主机
write address	写地址通道	主机->从机
write data	写数据通道（包括数据通道和每8bit一个byte的写数据有效信号）	主机->从机
write response	写响应通道	从机->主机

 

1.3 接口和互联
    AXI协议提供单一的接口定义，能用在下述三种接口之间：master/interconnect、slave/interconnect、master/slave。
可以使用以下几种典型的系统拓扑架构：

• 共享地址与数据总线
• 共享地址总线，多数据总线
• multilayer多层，多地址总线，多数据总线

    在大多数系统中，地址通道的带宽要求没有数据通道高，因此可以使用共享地址总线，多数据总线结构来对系统性能和互联复杂度进行平衡；

寄存器片（Register Slices）：
每个AXI通道使用单一方向传输信息，并且各个通道直接没有任何固定关系。因此可以可以在任何通道任何点插入寄存器片，当然这会导致额外的周期延迟。
使用寄存器片可以实现周期延迟（cycles of latency）和最大操作频率的折中；使用寄存器片可以分割低速外设的长路径

2. 信号描述

表1 全局信号

信号名	来源	描述
ACLK	system clock	全局时钟信号
ARESTn	system reset	全局复位信号，低有效

 表2 写地址通道信号 

信号名	来源	描述
AWID	master	写地址ID（用于区分该地址属于哪个写地址组）
AWADDR	master	写地址
AWLEN	master	突发长度
AWSIZE	master	突发尺寸（每次突发传输的最长byte数）
AWBURST	master	突发方式（FIXED，INCR，WRAP）
AWCACHE	master	存储类型（标记系统需要的传输类型）
AWPROT	master	保护模式
AWQOS	master	QoS标识符
AWREGION	master	region标识符（当slave有多种逻辑接口时标识使用的逻辑接口）
AWUSER	master	用户自定义信号
AWVALID	master	写地址有效信号（有效时表示AWADDR上地址有效）
AWREADY	master	写从机就绪信号（有效时表示从机准备好接收地址）

 表3 写数据通道信号

信号名	来源	描述
WDATA	master	写数据
WSTRB	master	数据段有效（标记写数据中哪几个8位字段有效）
WLAST	master	last信号（有效时表示当前为突发传输最后一个数据）
WUSER	master	用户自定义信号
WVALID	master	写有效信号（有效时表示WDATA上数据有效）
WREADY	slave	写ready信号（有效时表示从机准备好接收数据）

表4 写响应通道信号

信号名	来源	描述
BID	slave	响应ID
BRESP	slave	写响应
BUSER	slave	用户自定义信号
BVALID	slave	写响应信号有效
BREADY	master	写响应ready（主机准备好接受写响应信号）

表5 读地址通道信号

信号名	来源	描述
ARID	master	读地址ID
ARADDR	master	读地址
ARLEN	master	突发长度
ARSIZE	master	突发尺寸（每次突发传输的byte数）
ARBURST	master	突发类型（FIXED，INCR，WRAP）
ARCACHE	master	存储类型
ARPROT	master	保护类型
ARQOS	master	QoS标识符
ARREGION	master	区域标识符
ARUSER	master	用户自定义
ARVALID	master	读地址有效（有效时表示ARADDR上地址有效）
ARREADY	slave	写有效信号（有效时表示从机准备好接收读地址）

表6 读数据通道信号

信号名	来源	描述
RID	slave	读ID标签
RDATA	slave	读数据
RRESP	slave	读响应
RLAST	slave	有效时表示为突发传输的最后一个
RUSER	slave	用户自定义
RVALID	slave	读数据有效信号
RREADY	master	主机就绪信号（有效时表示）

表7 低功耗接口信号

信号名	来源	描述
CSYSREQ	Clock controller	该信号有效时，系统退出低功耗模式
CSYSACK	Peripheral device	退出低功耗模式应答信号
CACTIVE	Peripheral device	外设申请时钟信号

3. 读写传输

3.1 握手过程

    5个传输通道均使用VALID/READY信号对传输过程的地址、数据、控制信号进行握手。使用双向握手机制，传输仅仅发生在VALID、READY同时有效的时候。

• VALID信号表示地址/数据/应答信号总线上的信号是有效的，由传输发起方控制
• READY信号表示传输接收方已经准备好接收，由传输接收方控制

下图是几种握手机制：

VALID和READY的先后关系具有三种情况：

• VALID先有效，等待READY有效后完成传输（VALID一旦有效后在传输完成前不可取消）
• READY先有效，等待VALID有效后完成传输（READY可以在VALID有效前撤销）
• VALID和READY同时有效，立刻完成传输

此外，需要注意的是允许READY信号等待VALID信号再有效，即即使从机准备好，也可以不提供READY信号，等到主机发送VALID信号再提供READY信号。对应的VALID信号不允许等待READY信号，即不允许VALID等待READY信号拉高后再拉高，否则容易产生死锁现象。

命令通道握手（读地址，写地址，写响应）

• 仅当地址等信息有效时，才拉高VALID，该VALID必须保持直到传输完成（READY置位）
• READY默认状态不关心，仅当准备好接收时拉高READY

数据通道握手（写数据和读数据）

• 突发读写模式下，仅数据信息有效时才拉高VALID，该VALID必须保持直到传输完成。当突发传输最后一个数据发送时拉高LAST信号
• READY默认状态不关心，仅当准备好接收时拉高READY

3.2 通道顺序

 传输中，通道传输的先后有以下规定

• 写响应通道传输必须在写操作完成以后进行
• 读数据通道传输必须在读地址通道传输后进行
• 必须遵循一系列的状态依赖关系

读操作顺序 

上图为读操作的依赖关系，ARREADY可以等待ARVALID信号，RVALID必须等待ARVALID和ARREADY同时有效后（一次地址传输发生）才能能有效；

写操作顺序

AXI3中写操作中唯一的强依赖关系是写响应通道BVALID，仅当WVALID和WREADY信号同时有效（数据传输完成）且WLAST信号有效（突发传输的最后一个数据传输完成）后才会被置位；

在AXI4中，定义了额外的依赖关系，即BVALID必须依赖AWVALID、AWREADY、WVALID和WREADY信号；

3.数据结构

3.1.地址通道数据结构

AXI总线是基于突发传输的总线，若主机要开始一次突发传输，需要传输一次地址和相关控制信号，之后从机自动计算地址，但一次突发传输的地址范围不能跨越4KB。

3.1.1.突发传输信息

3.1.1.1.突发长度（AxLEN）

突发长度为每次突发传输的传输次数，范围限制1~16（AXI4增量模式1~256）且不能跨越4kb的地址空间，每次突发传输不允许提前终止（可以通过关闭所有数据字段的方式使一段传输数据无效，但传输行为必须完成）。每次传输的突发长度为AxLEN[3:0] + 1（AXI增量模式AxLEN[7:0] + 1）

• ARLEN[7:0]：读地址通道的突发长度接口
• AWLEN[7:0]：写地址通道的突发长度接口

对于回卷模式突发传输，突发长度仅能是2,4,8或16。

3.1.1.2.突发尺寸（AxSIZE）

突发尺寸为每次传输的byte数量，与突发传输的地址预测相关性很强。每次的突发尺寸不能超过数据通道的宽度；若突发尺寸小于数据通道宽度，需要指定哪些位数是有效的。突发尺寸为2^AxSIZE[2:0]^。

• ARSIZE[2:0]：读地址通道突发尺寸
• AWSIZE[2:0]：写地址通道突发尺寸

3.1.1.3.突发类型（AxBURST）

AXI支持三种突发类型：

• FIXED（AxBURST[1:0]=0b00）：固定突发模式，每次突发传输的地址相同
• INCR（AxBURST[1:0]=0b01）：增量突发模式，突发传输地址递增，递增量与突发尺寸相关
• WRAP（AxBURST[1:0]=0b10）：回卷突发模式，突发传输地址可溢出性递增，突发长度仅支持2,4,8,16。地址空间被划分为长度【突发尺寸*突发长度】的块，传输地址不会超出起始地址所在的块，一旦递增超出，则回到该块的起始地址

3.1.2.存储类型（AxCACHE）

AXI4可支持不同的存储类型，AxCACHE[3:0]用于描述不同的存储类型，如下图所示

ARCACHE[3:0]	AWCACHE[3:0]	Memory type
0000	0000	Device Non-bufferable
0001	0001	Device Bufferable
0010	0010	Normal Non-cacheable Non-bufferable
0011	0011	Normal Non-cacheable Bufferable
1010	0110	Write-through No-allocate
1110 (0110)	0110	Write-through Read-allocate
1010	1110 (1010)	Write-through Write-allocate
1110	1110	Write-through Read and Write-allocate
1011	0111	Write-back No-allocate
1111	(0111) 0111	Write-back Read-allocate
1011	1111 (1011)	Write-back Write-allocate
1111	1111	Write-back Read and Write-allocate

3.2.数据通道数据结构

3.2.1.数据选通（WSTRB）

WSTRB的每一位对应数据中的8位（1字节），用于标志数据中的对应字节是否有效。即当WSTRB[n] = 1时，标志数据中WDATA[(8n)+7: (8n)]部分有效。

3.2.2.数据（xDATA）

3.2.2.1.窄带传输（Narrow transfers）

当传输的数据位宽小于xDATA总线带宽时，为窄带传输，每次使用的数据位数不同：

• 固定地址的突发下，使用同一段数据信号线
• 在递增地址和包装地址的突发下，使用不同段信号线

上图为地址递增突发下，在32位数据信号下使用8bit传输的窄带传输使用的位数图。第一次传输使用0~7位，第二次使用8~15位，依次递增；在第五次传输时回到开头使用0~7位

3.2.2.2.不对齐传输（Unaligned transfers）

当传输位宽超过1byte，起始地址不为数据总线硬件带宽（byte单位）整数倍时，为不对齐传输。不对齐传输的时候需要配合数据选通在第一次传输时将某几个byte置为无效，使第二次突发传输的起始地址（从机自动计算）为突发尺寸的整数倍。