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RSS订阅原创 跨时钟域方法以及一些隐藏问题
单bit、多bits跨时钟域处理方法；convergence in the crossover path；divergence in the crossover path；divergence of meta-stable signal；Re-convergence of synchronized signals；
2022-08-25 11:06:58
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原创 低功耗设计
什么是PPA？，PPA字面意思只是这三个名词的首字母缩写，但实际上指的是性能、功耗、面积的综合考量，并且相互之间会有影响。这篇文章我们只关心POWER。
2022-08-11 11:15:27
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原创 FPGA的spi flash配置-配置模式理解
现在在做的FPGA工程是基于以前的工程，其中flash配置啊什么的都没有进行过修改，之前是采用的spi x1的模式，现在新的数字版改为了spi x4的模式，所以我就认为需要修改xdc约束文件。但是在xdc文件中搜索相关引脚，发现并没有对其做任何约束和定义，所以考虑应该是FPGA固有的一些配置引脚，不需要单独定义和约束。下图是vivado中官方提供的spi x4的配置电路。...
2022-08-08 15:56:30
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原创 CMOS级电路分析
CMOS电路在功耗、抗干扰能力方面具有不可替代的优势。CMOS电路中最主要的部分是上拉网络（pull up net）和下拉网络（pull down net），这两个网络内部结构是对称互补的。上拉网络中全是PMOS管，下拉网络中全是NMOS管，由于互补，上拉网络和下拉网络不会同时导通。CMOS电路的功能可以由上拉网络或者下拉网络来单独确定。设计的时候就可以先根据功能确定逻辑表达式，然后选择上拉网络或者下拉网络进行切入，根据表达式确定MOS管的串并联关系，然后画出其中一个网络，再根据对称互补的原则画出另一个
2022-06-26 13:52:15
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原创 AXI总线
AXI总线是一种总线协议，是ARM公司提出的AMBA3.0协议(目前已AXI4已发布) 中的最重要的部分，是一种高性能、高带宽、低延时的片内总线。支持不对齐的数据传输和突发传输。在突发传输中只需要首地址，并且支持同时分离的读写数据通道、支持显著传输访问和乱序访问。...
2022-06-23 22:35:28
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原创 verilog之分频大全
verilog实现偶数分频、奇数分频、小数分频和倍频的代码和仿真！testbench及仿真图50％占空比的3分频50％占空比的5分频testbench及仿真图250/3分频250/3分频，3个慢时钟对应250个快时钟
2022-06-01 21:46:53
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原创 verilog中task、function和moudle的区别
verilog中task、function和moudle的区别task可以启动其他任务或者函数；而function不能启动任务task可以定义自己的仿真时间，而function不可以；function返回一个值，而task不返回值；function至少需要一个输入变量，而task可以没有或者有多个类型的变量；function的目的是返回一个用于表达的值；moudle可以实现复杂的时序逻辑，而task不行，task不可以有always语句，task和function只能实现
2022-05-16 16:56:35
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原创 FPGA实现FIR滤波
FPGA实现FIR滤波什么是FIR滤波？FIR(Finite Impulse Response) Filter:有限冲激响应滤波器。FIR滤波器这里就不赘述其原理了，晚上有很多解释的。我这里给两个我参考的，并且认为还不错的一个视频教你理解两种数字滤波器，学数字信号处理必看FIR数字信号滤波器FIR滤波器的verilog实现源代码`timescale 1ns / 1ps////////////////////////////////////////////////////////
2022-05-11 11:05:13
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原创 FPGA中的数据格式
FPGA中的数据格式文章目录FPGA中的数据格式浮点数IEEE754标准(基数为2的情形)三种精度规格化和非规格化浮点数运算（这里用十进制为例）定点数整数定点纯小数定点带小数浮点数与定点数的比较浮点数浮点数由4部分组成：符号位、尾数、基数、指数IEEE754标准(基数为2的情形)三种精度单精度(32位，对应于C语言中的float)双精度(64位，对应于C语言中的double)扩展精度三种精度总结规格化和非规格化规格化当E所表示的二进制序列不全为0也不全
2022-05-09 23:19:24
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原创 数字IC设计流程
一张图让你看明白数字IC设计流程数字IC设计流程可以分为前端、验证、DFT、后端。#mermaid-svg-oqfCzR1Sz36oNhza {font-family:"trebuchet ms",verdana,arial,sans-serif;font-size:16px;fill:#333;}#mermaid-svg-oqfCzR1Sz36oNhza .error-icon{fill:#552222;}#mermaid-svg-oqfCzR1Sz36oNhza .error-text{fill:#
2022-05-09 19:55:04
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原创 vivado错误日志：[Labtools 27-3347] Flash Programming Unsuccessful
[Labtools 27-3347] Flash Programming Unsuccessful[Labtools 27-3347] Flash Programming Unsuccessful: Byte 1508099 does not match (FC != 00)解决方法在固化代码时选择检查
2022-05-07 09:50:32
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原创 I2C的七宗罪——I2C使用中的坑
I2C的七宗罪——I2C使用中的坑I2C是使用频率非常高的一种通信西协议，包括时钟SCL和数据SDA两根通信线，对于硬件来说十分简洁高效，下图是每个数据代表的含义和时序图。I2C虽然只有两根线，但是在这两根线的使用中也是有很多需要注意的，参考以下文章：下面是我整理的七宗罪链接I2C第一宗罪——I2C第二宗罪——I2C第七宗罪——I2C第二宗罪——...
2022-05-05 10:03:51
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原创 vivado错误日志 [Place 30-574]
报错信息[Place 30-574] Poor placement for routing between an IO pin and BUFG. If this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in the .xdc file to demote this message to a WARNING. However, the use
2022-03-28 16:33:17
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原创 vivado错误日志 [DRC REQP-126]
错误信息：[DRC REQP-126] connects_CLKINSEL_ACTIVE_connects_CLKIN1_ACTIVE_connects_CLKIN2_ACTIVE_connects_RST_ACTIVE: pll/inst/mmcm_adv_inst: The MMCME2_ADV with active CLKINSEL and CLKIN programming requires the RST pin to be connected to active net.解决字面意思就是
2022-03-08 16:39:28
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原创 求助 [DRC PDRC-150] Input clock phase alignment
[DRC PDRC-150] Input clock phase alignment完整错误信息：[DRC PDRC-150] Input clock phase alignment: Unsupported MMCME2_ADV connectivity. For cell pll/inst/mmcm_adv_inst with COMPENSATION mode ZHOLD, the pll/inst/mmcm_adv_inst/CLKIN1 pin with signal pll/inst/clk
2022-03-04 15:45:38
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原创 generate语句没有被综合
generate语句没有被综合原始代码和RTL代码：RTL:空的解决：找到问题后，忍不住说一句：MD脑残！for (i = 1;i > 12;i = i + 1'b1)这个地方大于12，怎么可能综合的出来啊，第一个都没有执行。修改如下：for (i = 1;i < 13;i = i + 1'b1)这里变量类型也需要修改 wire [15:0] SR_DATA[12:1]; wire [12:1] F_Ywdat; wire [12:1] F_Ywclk
2022-03-01 10:19:51
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原创 vivado综合时模块优化
vivado综合时模块被优化问题现象问题解决查了很多综合被优化的帖子，我得出的结论是：大部分被优化的问题还是出在代码自身！可以看下这个博主写的，积累经验！【FPGA_003】vivado 综合后查看原理图，多个模块被综合掉我的问题复位信号没有悬空了，没有控制到！修改后就解决了！！！愚蠢的自己，hhhh。...
2022-02-19 16:41:57
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转载 傅里叶分析之掐死教程（完整版）——转载
作 者：韩 昊知 乎：Heinrich微 博：@花生油工人知乎专栏：与时间无关的故事谨以此文献给大连海事大学的吴楠老师，柳晓鸣老师，王新年老师以及张晶泊老师。转载的同学请保留上面这句话，谢谢。如果还能保留文章来源就更感激不尽了。——更新于2014.6.6，想直接看更新的同学可以直接跳到第四章————我保证这篇文章和你以前看过的所有文章都不同，这是12年还在果壳的时候写的，但是当时没有来得及写完就出国了……于是拖了两年，嗯，我是拖延症患者……这篇文章的核心思想就是：要让读者
2022-02-14 15:19:30
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原创 扫描版PDF添加目录
扫描版PDF如何添加目录-准备工作使用的软件：FreePic2Pdf-v11.0.3.1.exe（下载链接：百度网盘 提取码：28xb）单独一个exe的文件PDF文件插入目录步骤双击打开FreePic2Pdf-v11.0.3.1.exe，如下图：选择上图红色框中更改PDF，弹出框如下图：点击从PDF取书签，得到如下图所示，并且按顺序完成PDF书签的读取动图展示：导出完成后在PDF文件夹内会出现下图的文件夹，里面包含FreePic2Pdf_bkmk.
2021-11-23 11:21:20
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原创 数字 IC
目录数字IC及？？？数字IC岗位IC设计的主要职责如下:IC验证的主要职责如下：怎样学习数字IC相关知识Verilog推荐资料和书籍：System Verilog推荐书籍：UVM推荐资料和书籍：数字IC及？？？ 数字IC近些年热度越来越高，在2020年，我国将集成电路这一专业设置为一级学科，这足以看出我国对这方面的重视；并且随着国外的芯片限制，国内加大了对集成电路的投资，着力发展芯片产业，这方面人才的需求也在不断扩大。很多同学都萌生了转行数字IC的想法，其中也包括我。还在纠结自己方向以及想了解
2021-11-10 21:07:49
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原创 表贴封装设计教程
使用软件：PCB Editor新建封装文件：file -> new选择browse，可以选择文件路径和名字，默认的路径为上一次保存的位置。然后点击OK，进入绘制界面。前期准备先设置下焊盘库然后首先设置一些设计参数设置单位和原点位置设置格点设计焊盘接下来放置焊盘然后option中会出现，点击选择要放置的padstack：绘制丝印框...
2020-11-24 10:56:44
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原创 Cadence-pad designer 焊盘设计教程
使用软件：pad designer新建焊盘文件：file -> new选择browse，可以选择文件路径和名字，默认的路径为上一次保存的位置。然后创建文件的工作完成了，接下来就是设计焊盘单位设置，这里选择的是公制：其他选项设为默认值选择layers，并且勾选single layer mode（表示：表贴模式）这里我们只考虑焊盘尺寸贴片封装这里这三个层必须设置尺寸，其中阻焊层一般比焊盘大0....
2020-11-19 15:31:36
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原创 使用MATLAB生成IEEE浮点的coe文件
使用MATLAB生成IEEE浮点的coe文件你好！ 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Markdown编辑器, 可以仔细阅读这篇文章，了解一下Markdown的基本语法知识。新的改变我们对Markdown编辑器进行了一些功能拓展与语法支持，除了标准的Markdown编辑器功能，我们增加了如下几点新功能，帮助你用它写博客：全新的界面设计 ，将会带来全新的写作体验；在创作中心设置你喜爱的代码高亮样式，Markdown 将代码片显示选择的高亮样式 进行展示；
2020-08-25 21:29:34
1905
空空如也
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