基于FPGA的直接数字频率合成器的的设计和实现设计和实现

 

摘要 ：直接数字频率合成技术是一种先进的频率合成技术。本文介绍了直接数字合成（ DDS ）的组成及工作原理，给出了基于公司的 FPGA 实现多波形信号发生器的设计过程，设计在 Quartu s Ⅱ 中进行，应用硬件描叙语言 Verilog ，波形仿真后下载到 FPGA 芯片中实现频率可调的正弦波，三角波，方波三种波形。

关键词： FPGA ， Verilog, 直接数字合成，波形发生器。

正文：

一引言

1971 年，美国学者 J.Tierncy 、 C.M.Rader 和 B.Gold 提出了以数字号处理理论为基础，从相位概念出发直接合成所需波形的一种新的全数字技术的频率合成方法。随着数字集成电路和微电子技术的发展和提高，一种新的频率合成技术——直接数字频率合成 (DDS) 得到了飞速的发展，它是继直接频率合成和间接频率合成之后发展起来的第三代频率合成技术。该技术在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等一系列性能指标已远远超过了传统的频率合成技术所能达到的水平。

二DDS的组成和工作原理

DDS 是利用信号相位与幅度的关系 , 对需要合成信号的波形进行相位分割 , 对分割后的相位值赋予相应的地址 , 然后按时钟频率以一定的步长抽取这些地址 , 因为它们对应相应的相位 , 从而也对应相应的幅度 , 这样按照一定的步长抽取地址 ( 相位值 ) 的同时 , 输出相应的幅度样值 , 这些幅度样值的包络反映了需要合成信号的波形。在时钟恒定时 , 合成信号的频率可以通过改变抽取地址的步长来改变 , 而如果在基准时钟后面加一级分频器电路 , 就可以通过改变时钟分频的方式在更大范围内调节输出信号的频率。图 1 是 DDS 的基本原理框图 , 包括基准时钟、相位累加器、相位寄存器、数据存储器 (ROM 查找表 ) 、数模转换器 (DAC) 和低通平滑滤波器 (LPF) 。

   

相位累加器由N位全加器和N位寄存器级联累加而成。每来一个时钟脉冲，相位累加器以频率控制字A为步长进行累加运算,产生所需的频率控制数据; 相位寄存器在时钟的控制下把累加的结果作为数据存储器(ROM)的地址（通常取其高十位的数据作为ROM的地址）,对数据存储器(ROM)进行寻址,同时把累加运算的结果反馈给相位累加器,以便进行下一次累加运算。这样累加器在参考时钟的作用下，进行线形相位累加，当相位累加器累积满量时就会产生一次溢出，完成一个周期性的动作，这个周期便是DDS合成信号的一个周期，累加器的溢出频率便是DDS输出的信号频率。

由此可以知道对于位数为N的相位累加器，若频率控制字为A，则DDS系统输出的信号频率为：

可见，理论上通过设定相位累加器位数N，频率控制A和基准时钟的值，就可产生任一频率的输出。而频率的分辨率为：

 由于基准频率一般固定，因此DDS