学习ZYNQ之FPGA6（基础语法1）

1.Verilog的逻辑值

逻辑0：表示低电平，对应电路中的GND；

逻辑1：表示高电平，对应电路中的VCC；

逻辑X：表示未知状态，有可能是高电平，也有可能是低电平；

逻辑Z：表示高阻态，相当于悬空状态。

2.Verilog的数字进制格式

一般包括二进制（b）、八进制（o）、十进制（d）、十六进制（h），Verilog中常用的有二进制、十进制和十六进制。

二进制表示如下4'b0101表示4位二进制数字0101；

十进制表示如下4'd2表示4位十进制数字2（二进制0010）；

十六进制表示如下：4'ha表示十六进制数a（二进制1010），计数方式为0-f。

3.Verilog的标识符

标识符用于定义模块名、端口名和信号名等，Verilog的标识符可以时任意一组字母、数字、$和_符号的组合，但标识符的第一个字符必须是字母或者下划线。标识符也是分大小写的。

写法要求：

（1）不建议大小写混用，普通内部信号全部小写，参数定义建议大写，另外信号的命名最好体现信号的含义。

（2）用有意义的有效名字如sum、cpu_addr等。（前者为求和，后者为CPU地址）

（3）采用一些前缀或后缀，比如时钟是clk前缀：clk_50m（表示时钟频率为50MHZ），clk_cpu，低电平采用_n后缀：enable_n；

4.Verilog的数据类型

（1）寄存器类型

        寄存器类型表示一个抽象的数据存储单元，只能在always和initial语句中被赋值，并且它的值从一个赋值到另一个赋值过程中被保存下来。如果该过程语句描述的是时序逻辑，即always语句中带有时钟信号，则该寄存器变量对应为寄存器；如果该过程语句描述的是组合逻辑，即always语句中不带有时钟信号，则该寄存器变量对应为硬件连接；寄存器类型的缺省值为x（未知状态）。

寄存器数据类型有很多种，如reg、integer、real等，最常用的为reg：

//reg define
reg  [31:0]  delay_cnt;  //延时计数器
reg          key_flag;   //按键标志

前者表示定义了一个位宽为32位的延时计数器。

（2）线网类型

线网表示Verilog结构化元件间的物理连线。它的值由驱动元件的值决定，如连续赋值或门的输出。如果没有驱动元件连接到线网，线网的缺省值为z（高阻态）。线网类型有tri和wire等，最常用的是wire：

//wire define
wire          data_en;  //数据使能信号
wire   [7:0]  data;     //数据

（3）参数类型

参数类型其实就是一个常量，常被用于定义状态机的状态、数据位宽和延迟大小等，参数的定义是局部的，只在当前模块中有效：

 

//parameter define
parameter    DATA_WIDTH=8 //数据位宽为8

5.Verilog的运算符

（1）算数运算符

符号	使用方法	说明
+	a+b	a加上b
-	a-b	a减去b
*	a*b	a乘以b
/	a/b	a除以b（取商）
%	a%b	a模除b（取余）

Verilog实现乘除法比较浪费组合资源，一般2的指数次幂的乘除法使用移位运算来实现，非2的指数次幂的乘除法一般调用现成的IP。

（2）关系运算符

符号	使用方法	说明
>	a>b	a大于b
<	a<b	a小于b
>=	a>=b	a大于等于b
<=	a<=b	a小于等于b
==	a==b	a等于b
!=	a!=b	a不等于b

（3）逻辑运算符

符号	使用方法	说明
!	!a	a的非
&&	a&&b	a与b，全1为1
||	a||b	a或b，全0为0

（4）条件运算符

符号	使用方法	说明
? :	a?b:c	如果a为真，选择b，否则为c

（5）位运算符

符号	使用方法	说明
~	~a	将a的每个位进行取反
&	a&b	将a的每个位与b相同的位进行与运算
|	a|b	将a的每个位与b相同的位进行或运算
^	a^b	将a的每个位与b相同的位进行异或运算

（6）位移运算符

符号	使用方法	说明
<<	a<<b	将a左移b位
>>	a>>b	将a右移b位

 

（7）拼接运算符

符号	使用方法	说明
{ }	{a:b}	将a和b拼接起来，作为一个新信号

 

如：{a[7:0]:b[3:0]},是将a的第三位替换成b的数据。

（8）运算符的优先级

注意：

reg和wire的使用区别需要在后续编程中熟悉。