学习ZYNQ之FPGA3(vivado软件熟悉)

以led闪烁对vivado软件进行熟悉。

1.新建工程

打开Qucik Start部分的create Project新建一个工程，其他两个分别是打开工程和打开一个模板工程。

2.设计输入

文件保存路径全英文

PTL Project：按照常规开发流程

Post-synthesis Project:需要导入源文件和综合后工程

I/O Planning Project：I/O工程

import Project：导入工程

Example Project：示例工程

选择PTL Project，视情况选择是否添加源文件，并根据开发板型号进行选择。

3.添加verilog文件：

添加约束文件、添加设计文件、添加已存在文件。

选择添加设计文件，对模块端口信号不做设定。

4.分析

RTL ANALYSIS

将代码翻译成原理图，并对I/O口进行分配（两种方法），可根据开发板原理图进行查找。

5.综合、实现、生成比特流

点击生成比特流，软件自动进行。