PYNQ FPGA 开发

最新推荐文章于 2024-07-14 22:23:31 发布
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文章标签： fpga开发
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本文链接：https://blog.csdn.net/bwhaxx/article/details/140095084
版权

PYNQ与FPGA关系

在PYNQ框架下，ARM A9 CPU上运行的软件包括：

· 载有Jupyter Notebooks设计环境的网络服务器

· IPython内核和程序包

· Linux

· FPGA的基本硬件库和API
PYNQ框架是为软件开发者提供了访问FPGA资源的python接口，Python开发者可以忽略这些实现细节，通过python即可轻松访问FPGA，动态加载各种预编译好的各种FPGA应用(overlay)，像调用函数一样去调用各种通过FPGA加速的应用或者访问连接到FPFA的外设

待解决问题

  • 如何调用overlay？如何封装可用的自定义overlay？

PYNQ架构

请添加图片描述

例化（调用）-instantiation

在这里插入图片描述
上图表示：每个overlay有对应的.bit文件，通过Overlay()方法来加载.bit
在这里插入图片描述
上图表示：baseoverlay类的加载。base_overlay就是把bit文件转化后的python类。对于一个python类，我们自然可以使用辅助函数help来查看这个类到底是个什么东西，通过输入help(base_overlay)，我们可以查看这个类的具体介绍

base_overlay.download() #重新download overlay
PL.bitfile_name #

检查PL的状态

from pynq import PL
PL.bitfile_name #返回.bit文件的绝对路径
# e.g.'/usr/local/share/pynq-venv/lib/python3.10/site-packages/pynq/overlays/base/base.bit'
PL.timestamp #返回时间戳
#e.g. '2022/10/6 14:16:52 +710996'
ol.is_loaded() #返回是否加载成功
#e.g. True

import 库文件环境路径

/usr/local/share/pynq-venv/lib/python3.10/site-packages/

新概念

PMOD

可以理解为一种12引脚的接口标准，用于挂载外设
在这里插入图片描述

microblaze

xilinx中的软核CPU，可用于控制和交互代码的编写

Logictools overlay

用于分析调试

FSM generator

3bit格雷码计数器
在这里插入图片描述
上图为状态示意图
在这里插入图片描述
如图为FSM规范格式(specificaion format)

  • 使用跟踪分析仪（trace analyzer）
fsm_generator.trace()

在这里插入图片描述
如图，D0表示引脚AR0，D1表示引脚AR1
D0:0工作，1复位
D1：0向下计数，1向上级数

  • help函数
help(fsm_generator.setup)

注意，内部不要加（）否则会报错缺少参数

Interrupt

用self.read()来读值，套在while里面判断
用self.interrupt.wait()来等待
用self.mmio.write(IP_ISR,0x1)来清除结束中断

def wait_for_level(self, value):
        while self.read() != value:
            self._interrupt.wait()#用while中的wait()来等待某个值
            #此处加中断的执行任务
            # Clear interrupt，向IP_ISR中写1（通过MMIO）
            self._mmio.write(IP_ISR, 0x1)

MMIO-Memory Mapped IO

在这里插入图片描述
如上图，表示了PS和PL的交互关系，启下——

AXI_GPx和AXI_HPx/PS PL接口

  • GP是general purpose，32bit，（不是GPIO），HP是high performance(高速)，64bit，带有DMA IP
    在这里插入图片描述
  • Zynq器件的PS与PL之间有9个AXI总线接口，如上图所示
  • PS为M：运行在PYNQ上的Python代码可以访问IP。MMIO被用于对该类接口进行操作。
  • PL为M：允许IP直接访问PS的DRAM。在这样做之前，必须对IP使用的内存进行分配（allocate）。Xlnx类被用于对该类接口进行操作。
  • DMA：DMA可被用于Zynq PS DRAM与PL之间高性能的数据传输。PYNQ的DMA类提供了对此类接口进行操作。
  • PS GPIO: 总共由64个从PS到PL侧的GPIO。可被用于简单的通讯，比如这些GPIO可被用于复位（Resets）或者中断（Interrupts）。
  • GPIO并不需要映射到系统内存空间来访问。
  • ACP Port: Accelerator Coherency Port，PL直接访问CPU的内部缓存，而不经过DRAM，速度更快

MMIO

  • PS为M，IP都会被映射到系统内存空间。MMIO可被用于读写内存映射的地址
  • 一次MMIO操作会完成从内存空间读取或者存储32位数据
  • MMIO不支持突发方式进行数据的传输，适用于小批量数据交互。

Xlink

  • PL为M，分配一段PS中的内存供PL访问，提供一个物理指针

中断

  • 中断由Interrupt类进行管理，基于PYNQ标准库中的asyncio。

——承上：python PS的GPx端口是M，FPGA overlay是S
python通过MMIO来访问挂载在PS上的外设注册和地址

DMA

  • 可通过连接到Zynq AXI HP口的DMA使用
  • 允许从DRAM读取数据后发送到AXI stream，或者从AXI stream获取数据后写到DRAM。
IP_BASE_ADDRESS = 0x40000000
ADDRESS_RANGE = 0x1000
ADDRESS_OFFSET = 0x10

from pynq import MMIO
mmio = MMIO(IP_BASE_ADDRESS, ADDRESS_RANGE)#定义mmio地址段，从BASE到BASE+RANGE
data = 0xdeadbeef
mmio.write(ADDRESS_OFFSET, data)#用OFFSET来写入数据到指定位置
result = mmio.read(ADDRESS_OFFSET)#同样用OFFSET来读取

问题：

  • 如何知道地址指代的到底是什么区域？具体有什么作用？
    答：关键是要找到内存是如何映射的

GPIO类

GPIO类就是用来控制PS GPIO的。直接用ARM处理器的寄存器控制，无需使用IP核。适用于简单，低速控制
注意区别: AXI GPIO是由AxiGPIO类控制的，需使用PL部分的IP，通过AXI与PS通信

PS GPIO使用Linux核来控制GPIO。这意味着操作系统会在运行时给GPIO分配一个标号。在使用PS GPIO之前，我们必须把Linux引脚标号映射到Python GPIO实例上。

映射标号：Get_gpio_pin()
映射目的：让linux系统认识GPIO，当作系统上的一个端口进行控制

from pynq import GPIO

output = GPIO(GPIO.get_gpio_pin(0), 'out')
input = GPIO(GPIO.get_gpio_pin(1), 'in')

output.write(0)
input.read()

Xlnk(X-link)共享内存

Xlnk类用来分配连续内存（CMA-continuous mem allocator）。用于让PL来访问PS中的数据，比如python中的数组。在创建时需要在PS中指定一块内存，并提供物理指针。实际上DMA隐式使用了XInk

from pynq import Xlnk
import numpy as np

xlnk = Xlnk()#创建对象
input_buffer = xlnk.cma_array(shape=(5,), dtype=np.uint32)#分配内存，大小/类型

可通过：input_buffer.physical_address访问分配的物理地址（如有需要）

#写入数据
for i in range(5):
    input_buffer[i] = i
# Input buffer:  [0 1 2 3 4]

AXI GPIO

AxiGPIO类提供了读写通用设备如LED、按钮、开关等，并接受来自外部的中断。
每一个AXIGPIO能有至多两个通道，每一个通道至多有32个引脚。
在这里插入图片描述
上图为axi_gpio IP的框图

  • 使用：
  • read()和write()读写
  • setdirection()和setlength()可以用来配置IP。方向可以是“in”、“out”、“inout”。 通常方向是“inout”
  • GPIO可以像一个数组一样来处理

部分乱码链接

如何设计overlay

TCL

作为overlay的一部分，Tcl文件必须和bitstream文件一起提供.Tcl文件可在overlay硬件设计完成后，通过导出（exporting）IP Integrator block diagram来产生。Tcl文件应该在下载overlay的时候和bitstream一起被提供，PYNQ PL类会自动分析Tcl文件里的内容。

  • 产生TCL:
  1. Click File > Export > Block Design
  2. 或者，也可以在Tcl console里：write_bd_tcl
  • 命名：
    Tcl文件的名字必须和bitstream的名字匹配，比如my_overlay.bit和my_overlay.tcl。
    Tcl文件的内容会在overlay实例化和下载的时候被分析。
    在这里插入图片描述

PL侧时钟

PL侧的时钟可根据Overlay的不同需求，在运行时进行配置。该配置由PYNQ Overlay类自动管理。在下载新的overlay的过程中，会分析Tcl文件获取时钟配置。在下载bitstream之前会首先完成时钟配置。

创建overlay在vivado端要做的工作

  1. Vivado板卡配置文件包含创建一个新的Vivado工程所需要的配置。以下为PYNQ-Z2配置文件的下载地址。
    将配置文件安装到Vivado工具后，允许在创建Vivado工程的时候选择板卡以使工具对Zynq PS侧进行配置
  2. 解压缩板卡配置文件并拷贝到如下目录完成板卡配置文件的安装。
    \Vivado\data\boards

XDC约束文件

PYNQ-Z2的xdc约束文件可在如下地址进行下载

如何调用已有的ip

  • 教程中使用block design进行模块间的连线，按理说用.v文件例化，连接也是可以的。但是怎么连十个问题，还需要进一步看资料
    在这里插入图片描述
  • 如上图所示，为了例化matrixmul，使用了以下中间模块：
  1. processor system reset：与100M时钟和复位相关
  2. AXI interconnect：与PS/PL信息传递有关
  3. AXI DMA：与高速信息传递有关
  4. AXI smartconnect
  5. ZYNQ7 processing system
  • 连线结束后，创建wrapper
  • 生成bitstream .bit 文件
  • 导出block design .tcl文件
  • 最终这两个文件应当放在jupyter notebook的哪里?还不甚了解

python基础

  1. import+空格+tab 查看已安装的库
    e.g. import asyncio
  2. help()查看库的帮助文档(module reference)
    e.g. help(asyncio)
  3. dir()函数以列表的形式提供了所有该库下可调用函数或子库，此时我们可以更容易的找到我们需要的内容。
  • 假如我们对图中的Condition class感兴趣，我们只需键入help(asyncio.Condition)即可查看该模块的详细信息。
  1. help的功能更加广泛，我们可以对任意我们已经定义了的变量进行help来获得详细信息。
    e.g.
a=3
help(a) #出现int object的reference
  1. Python通过名字空间与对象空间的链接（名字指向对象空间的地址）达成了对变量的管理
  • 例如：int object
  • 当python执行a = 3的时候，它首先在对象空间里创建一个int object，其值为3，接着在名字空间里创建变量名a，将其指向对象“3”。贴切的说，a里存储的并不是3，而是“3”这个对象的地址
  • Python基础的对象主要有int（整数），float（浮点数），str（字符串），list（列表），tuple（元组），dict（字典），set（集合）不常用
  • int/float: 整除：// 取余：%幂：**
  • str: 字符串对象可用单引号‘string’、双引号“string”、三单引号‘‘‘string’’’或者三双引号“““string”””表示
  • tuple(value1, value2, …)与list[value1, value2, …]: 两者唯一的区别在于tuple是一个不可变对象——无法添加删除新的元素、无法变更元组内不可变对象的值（这可能有点拗口，但是如果某个value是可变对象，比如列表，则仍然有办法修改里面的值）
  1. list操作：
  • index从0开始
  • 增加：a.append(num) 增加num到list末尾
  • 修改：a[0]=1
  • 删除：a.pop(2)删除index 2元素，后面数据前移
  • 查找：a.index(num) 查找第一个num出现的index
  1. python调用对象方法的语法便是对象名object + . + function。
  • 上述的a list也是一个object
  1. dict对象：
  • {key1:value1,…}其采用键值对组合。其中键（key）必须为不可变对象，值（value）可为任意对象。字典本身为可变对象，即可增改删查
a = {'apple':1,2:'pear'}
print(a)
a['apple']=3 #改value
a[2]='carrot' #改value
a['int']=6 #增加key-value对

测试板子上可用的引脚

  1. A0-A5
  • 作用1：作为0-3.3V的analog input，自带电路会降到0-1V之后输入XADC
  • 作用2：digital IO，0-3.3V
  • 如何选择?
    1.直接输入后就送到XADC，之后从XADC的digital输出口读取电压值（ar_an0_p、ar_an0_n…）
    2.在xdc中配置a[0]-a[5]，即可作为正常IO用
  1. arduino
    ar[0]-ar[13]/A
  2. SPI-6Pins

    引脚排列：
    12
    34
    56
    在这里插入图片描述
    测试代码：
    source:
module pin_test(
	output wire [7:0]   ja ,    //PmodeA
	output wire [7:0]   jb ,    //PmodeB
	output wire [14:0] ar ,    //J4
	output wire [5:0]   a  ,    //J1
	output wire [26:0] ra     //RAS PI
    );
	assign ja = 8'b11111111;
	assign jb = 8'b11111111;
	assign ar = 14'b11111111111111;
	assign a   = 6'b111111;
	assign ra = 26'b11111111111111111111111111;

endmodule

xdc:
注意：

  • 复制过来的代码一定要解除注释
  • PmodA全部引脚和RAS中的共用，不可同时用
  • 注意，官网给的RAS中少一个V7引脚，RAS共有28个IO
##PmodB

set_property -dict { PACKAGE_PIN W14   IOSTANDARD LVCMOS33 } [get_ports { jb[0] }]; #IO_L8P_T1_34 Sch=jb_p[1]
set_property -dict { PACKAGE_PIN Y14   IOSTANDARD LVCMOS33 } [get_ports { jb[1] }]; #IO_L8N_T1_34 Sch=jb_n[1]
set_property -dict { PACKAGE_PIN T11   IOSTANDARD LVCMOS33 } [get_ports { jb[2] }]; #IO_L1P_T0_34 Sch=jb_p[2]
set_property -dict { PACKAGE_PIN T10   IOSTANDARD LVCMOS33 } [get_ports { jb[3] }]; #IO_L1N_T0_34 Sch=jb_n[2]
set_property -dict { PACKAGE_PIN V16   IOSTANDARD LVCMOS33 } [get_ports { jb[4] }]; #IO_L18P_T2_34 Sch=jb_p[3]
set_property -dict { PACKAGE_PIN W16   IOSTANDARD LVCMOS33 } [get_ports { jb[5] }]; #IO_L18N_T2_34 Sch=jb_n[3]
set_property -dict { PACKAGE_PIN V12   IOSTANDARD LVCMOS33 } [get_ports { jb[6] }]; #IO_L4P_T0_34 Sch=jb_p[4]
set_property -dict { PACKAGE_PIN W13   IOSTANDARD LVCMOS33 } [get_ports { jb[7] }]; #IO_L4N_T0_34 Sch=jb_n[4]

##Arduino Digital I/O 

set_property -dict { PACKAGE_PIN T14   IOSTANDARD LVCMOS33 } [get_ports { ar[0] }]; #IO_L5P_T0_34 Sch=ar[0]
set_property -dict { PACKAGE_PIN U12   IOSTANDARD LVCMOS33 } [get_ports { ar[1] }]; #IO_L2N_T0_34 Sch=ar[1]
set_property -dict { PACKAGE_PIN U13   IOSTANDARD LVCMOS33 } [get_ports { ar[2] }]; #IO_L3P_T0_DQS_PUDC_B_34 Sch=ar[2]
set_property -dict { PACKAGE_PIN V13   IOSTANDARD LVCMOS33 } [get_ports { ar[3] }]; #IO_L3N_T0_DQS_34 Sch=ar[3]
set_property -dict { PACKAGE_PIN V15   IOSTANDARD LVCMOS33 } [get_ports { ar[4] }]; #IO_L10P_T1_34 Sch=ar[4]
set_property -dict { PACKAGE_PIN T15   IOSTANDARD LVCMOS33 } [get_ports { ar[5] }]; #IO_L5N_T0_34 Sch=ar[5]
set_property -dict { PACKAGE_PIN R16   IOSTANDARD LVCMOS33 } [get_ports { ar[6] }]; #IO_L19P_T3_34 Sch=ar[6]
set_property -dict { PACKAGE_PIN U17   IOSTANDARD LVCMOS33 } [get_ports { ar[7] }]; #IO_L9N_T1_DQS_34 Sch=ar[7]
set_property -dict { PACKAGE_PIN V17   IOSTANDARD LVCMOS33 } [get_ports { ar[8] }]; #IO_L21P_T3_DQS_34 Sch=ar[8]
set_property -dict { PACKAGE_PIN V18   IOSTANDARD LVCMOS33 } [get_ports { ar[9] }]; #IO_L21N_T3_DQS_34 Sch=ar[9]
set_property -dict { PACKAGE_PIN T16   IOSTANDARD LVCMOS33 } [get_ports { ar[10] }]; #IO_L9P_T1_DQS_34 Sch=ar[10]
set_property -dict { PACKAGE_PIN R17   IOSTANDARD LVCMOS33 } [get_ports { ar[11] }]; #IO_L19N_T3_VREF_34 Sch=ar[11]
set_property -dict { PACKAGE_PIN P18   IOSTANDARD LVCMOS33 } [get_ports { ar[12] }]; #IO_L23N_T3_34 Sch=ar[12]
set_property -dict { PACKAGE_PIN N17   IOSTANDARD LVCMOS33 } [get_ports { ar[13] }]; #IO_L23P_T3_34 Sch=ar[13]
set_property -dict { PACKAGE_PIN Y13   IOSTANDARD LVCMOS33 } [get_ports { ar[14] }]; #IO_L20N_T3_13 Sch=a

##Arduino Digital I/O On Outer Analog Header
##NOTE: These pins should be used when using the analog header signals A0-A5 as digital I/O 

set_property -dict { PACKAGE_PIN Y11   IOSTANDARD LVCMOS33 } [get_ports { a[0] }]; #IO_L18N_T2_13 Sch=a[0]
set_property -dict { PACKAGE_PIN Y12   IOSTANDARD LVCMOS33 } [get_ports { a[1] }]; #IO_L20P_T3_13 Sch=a[1]
set_property -dict { PACKAGE_PIN W11   IOSTANDARD LVCMOS33 } [get_ports { a[2] }]; #IO_L18P_T2_13 Sch=a[2]
set_property -dict { PACKAGE_PIN V11   IOSTANDARD LVCMOS33 } [get_ports { a[3] }]; #IO_L21P_T3_DQS_13 Sch=a[3]
set_property -dict { PACKAGE_PIN T5    IOSTANDARD LVCMOS33 } [get_ports { a[4] }]; #IO_L19P_T3_13 Sch=a[4]
set_property -dict { PACKAGE_PIN U10   IOSTANDARD LVCMOS33 } [get_ports { a[5] }]; #IO_L12N_T1_MRCC_13 Sch=a[5]

##Raspberry Digital I/O 

set_property -dict { PACKAGE_PIN W18   IOSTANDARD LVCMOS33 } [get_ports {   ra[0]                         }]; #IO_L22P_T3_34 Sch=rpio_02_r
set_property -dict { PACKAGE_PIN W19   IOSTANDARD LVCMOS33 } [get_ports {   ra[1]                         }]; #IO_L22N_T3_34 Sch=rpio_03_r
set_property -dict { PACKAGE_PIN Y18   IOSTANDARD LVCMOS33 } [get_ports {     ra[2]                        }]; #IO_L17P_T2_34 Sch=rpio_04_r
set_property -dict { PACKAGE_PIN Y19   IOSTANDARD LVCMOS33 } [get_ports {     ra[3]                        }]; #IO_L17N_T2_34 Sch=rpio_05_r
set_property -dict { PACKAGE_PIN U18   IOSTANDARD LVCMOS33 } [get_ports {     ra[4]                        }]; #IO_L22P_T3_13 Sch=rpio_06_r
set_property -dict { PACKAGE_PIN U19   IOSTANDARD LVCMOS33 } [get_ports {     ra[5]                        }]; #IO_L12P_T1_MRCC_34 Sch=rpio_07_r
set_property -dict { PACKAGE_PIN F19   IOSTANDARD LVCMOS33 } [get_ports {      ra[6]                        }]; #IO_L12N_T1_MRCC_34 Sch=rpio_08_r
set_property -dict { PACKAGE_PIN V10   IOSTANDARD LVCMOS33 } [get_ports {      ra[7]                       }]; #IO_L21N_T3_DQS_13 Sch=rpio_09_r
set_property -dict { PACKAGE_PIN V8    IOSTANDARD LVCMOS33 } [get_ports {       ra[8]                        }]; #IO_L15P_T2_DQS_13 Sch=rpio_10_r
set_property -dict { PACKAGE_PIN W10   IOSTANDARD LVCMOS33 } [get_ports {     ra[9]                          }]; #IO_L16P_T2_13 Sch=rpio_11_r
set_property -dict { PACKAGE_PIN B20   IOSTANDARD LVCMOS33 } [get_ports {      ra[10]                          }]; #IO_L1N_T0_AD0N_35 Sch=rpio_12_r
set_property -dict { PACKAGE_PIN W8    IOSTANDARD LVCMOS33 } [get_ports {      ra[11]                          }]; #IO_L15N_T2_DQS_13 Sch=rpio_13_r
set_property -dict { PACKAGE_PIN V6    IOSTANDARD LVCMOS33 } [get_ports {       ra[12]                          }]; #IO_L22P_T3_13 Sch=rpio_14_r
set_property -dict { PACKAGE_PIN Y6    IOSTANDARD LVCMOS33 } [get_ports {        ra[13]                          }]; #IO_L13N_T2_MRCC_13 Sch=rpio_15_r
set_property -dict { PACKAGE_PIN B19   IOSTANDARD LVCMOS33 } [get_ports {       ra[14]                         }]; #IO_L2P_T0_AD8P_35 Sch=rpio_16_r
set_property -dict { PACKAGE_PIN U7    IOSTANDARD LVCMOS33 } [get_ports {       ra[15]                         }]; #IO_L11P_T1_SRCC_13 Sch=rpio_17_r
set_property -dict { PACKAGE_PIN C20   IOSTANDARD LVCMOS33 } [get_ports {       ra[16]                        }]; #IO_L1P_T0_AD0P_35 Sch=rpio_18_r
set_property -dict { PACKAGE_PIN Y8    IOSTANDARD LVCMOS33 } [get_ports {        ra[17]                          }]; #IO_L14N_T2_SRCC_13 Sch=rpio_19_r
set_property -dict { PACKAGE_PIN A20   IOSTANDARD LVCMOS33 } [get_ports {       ra[18]                        }]; #IO_L2N_T0_AD8N_35 Sch=rpio_20_r
set_property -dict { PACKAGE_PIN Y9    IOSTANDARD LVCMOS33 } [get_ports {         ra[19]                       }]; #IO_L14P_T2_SRCC_13 Sch=rpio_21_r
set_property -dict { PACKAGE_PIN U8    IOSTANDARD LVCMOS33 } [get_ports {        ra[20]                        }]; #IO_L17N_T2_13 Sch=rpio_22_r
set_property -dict { PACKAGE_PIN W6    IOSTANDARD LVCMOS33 } [get_ports {       ra[21]                        }]; #IO_IO_L22N_T3_13 Sch=rpio_23_r
set_property -dict { PACKAGE_PIN Y7    IOSTANDARD LVCMOS33 } [get_ports {         ra[22]                       }]; #IO_L13P_T2_MRCC_13 Sch=rpio_24_r
set_property -dict { PACKAGE_PIN F20   IOSTANDARD LVCMOS33 } [get_ports {        ra[23]                       }]; #IO_L15N_T2_DQS_AD12N_35 Sch=rpio_25_r
set_property -dict { PACKAGE_PIN W9    IOSTANDARD LVCMOS33 } [get_ports {       ra[24]                       }]; #IO_L16N_T2_13 Sch=rpio_26_r
set_property -dict { PACKAGE_PIN Y16   IOSTANDARD LVCMOS33 } [get_ports {         ra[25]                      }]; #IO_L7P_T1_34 Sch=rpio_sd_r
set_property -dict { PACKAGE_PIN Y17   IOSTANDARD LVCMOS33 } [get_ports {         ra[26]                       }]; #IO_L7N_T1_34 Sch=rpio_sc_r
set_property -dict { PACKAGE_PIN V7   IOSTANDARD LVCMOS33 } [get_ports {         ra[27]                       }]; #IO_L7N_T1_34 Sch=rpio_sc_r

测试结果

  1. RAS中引脚1为3.3V，不是GND

S/N

B:181
W:305

小白_tech_space
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PYNQ开发教程.pdf
09-28
《PYNQ开发教程》是面向Zynq平台的一份详细文档，旨在帮助开发者利用Python提升在Zynq系统上的开发效率。Zynq是由Xilinx公司推出的全可编程系统级芯片（APSoC），集成了双核ARM Cortex-A9处理器和现场可编程门阵列...
Xilinx pynq-z2 FPGA开发板原理图、板卡文件及约束文件 0积分下载
04-14
PYNQ-Z2是一款基于Xilinx Zynq-7000系列SoC的开发板，其中集成了FPGA和双核ARM Cortex-A9处理器，具有丰富的I/O接口和资源。该开发板可用于各种应用场景，如嵌入式系统设计、数字信号处理、机器学习等。 对于基于...
pynq-z2 v2.5 镜像 image fpga xilinx官方镜像
03-28
保证能用 下载后解压，用Win32DiskImage写入SD卡即可 由于只能上传小于1kMb的资源，下载内容为百度网盘连接，永久有效 有问题可私聊
基于FPGA(PYNQ-7020)的多功能小车
06-20
基于FPGA的多功能小车 1、基本要求 设计一个多功能的智能小车，通过多传感器的数据融合可以实现智能小车的红外避障、循迹、寻光、红外遥控、无线蓝牙、超声波测距与避障的功能。整个系统可以分为FPGA控制模块、电机...
基于PYNQ-Z2的基础开发实验指导书
03-12
基于PYNQ-Z2的基础开发实验指导书
全国产T3+FPGA的SPI与I2C通信方案分享
创龙，嵌入式一体化解决方案商
07-11 475
ARM通过SPI总线写入1MByte随机数据至FPGA DRAM并读出数据，不做数据检验，最后打印SPI总线读写速率和误码率，最终在100MHz下实测SPI双线模式写速率为：11.684MB/s，SPI双线模式读速率为：23.432MB/s。执行如下命令运行程序，ARM通过SPI总线写入1KByte随机数据至FPGA DRAM，然后读出数据、进行数据校验，同时打印SPI总线读写速率和误码率，最终实测写速率为2.405MB/s，读速率为2.405MB/s，误码率为0。
FPGA笔试
weixin_60010850的博客
07-13 115
1、半加器不考虑输入的进位，称之为半加。2、全加器反之，考虑进位。
zynq启动和程序固化流程
qq_42241500的博客
07-10 721
FPGA的启动方式主要包含主动模式、被动模式和JTAG模式。
解锁算力新极限，Xilinx UltraScale+赋能的高性能低延时FPGA加速卡
dpwkj的博客
07-09 619
AiHPC-V9P是一款基于AMDVirtex UltraScale + FPGAVU9P的 PCIe Gen3.0 x16接口智能网卡，具有最大2*200GbE /或者16*10GbE(典型应用）接入容量的高性能低延时智能网卡。对外接口支持两组QSFP-DD 最高25Gb/s x8Lane 光口接入，同时。该产品集成 2 个 200G以太网低延时MAC，通过PCIe 或者CXL1.1 接口，实现超低延时应用。
Zynq7000系列FPGA中的DMA控制器的编程限制
u011565038的博客
07-14 587
有关DMAC编程时适用的限制信息，有四个考虑因素：固定非对齐突发、Endian swap size restrictions：在数据传输或处理过程中，不同字节序（Endian）之间的转换和对应的限制、在DMA周期内更新通道控制寄存器、当MFIFO满时，会导致DMAC的watchdog机制可能会触发并导致DMA通道被abort（中止）
Zynq系列FPGA实现SDI相机编码输出，基于GTX高速接口，提供6套工程源码和技术支持
qq_41667729的博客
07-12 737
Zynq系列FPGA实现SDI相机编码输出，基于GTX高速接口，提供6套工程源码和技术支持
FPGA之术语
zhugedali_的博客
07-14 504
这些预先设计和验证完善的模块，如同夜空中的北斗星，为 FPGA 设计指明了方向，大大缩短了 FPGA 设计的开发周期，降低了设计风险的迷雾，并提升了设计的可靠性，如同在未知的海洋中找到了可靠的灯塔。此外，时钟网络还需要具备高驱动能力，如同强大的引擎，以能够驱动大量的负载。过高的布线资源利用率，可能导致布线拥塞，如同交通瘫痪，信号延迟增加，如同行程延误，以及时序违规等严重问题，需要重新评估布线策略，如同重新规划交通路线，或者对设计进行结构调整，如同重新布局城市规划，以确保信号传输的顺畅和系统的稳定运行。
[FPGA]-FPGA内数据传输模型
Bwen_F的博客
07-10 252
告知EDA软件，该设计需要达到怎样的时序指标，然后EDA软件会根据时序约束的各个参数，尽力优化布局布线，以达到约束的指标。协助EDA软件进行分析设计的时序路径，以产生相应的时序报告。
板级调试小助手（2）ZYNQ自定义IP核构建属于自己的DDS外设
qq_24025329的博客
07-14 344
在PYNQ的框架开发中，我们一般可以将PL端当做PS端的一个外设，通过读写寄存器的方式来操作外设的功能，就类似于在开发ARM和DSP中操作外设一样，不同时的是，我们可以通过FPGA定制我们自己需要的外设结构，例如本次文章需要提到的DDS外设。
FPGA设计之跨时钟域（CDC）设计篇（2）----如何科学地设计复位信号？
孤独的单刀
07-10 173
如何科学地设计复位信号？
[FPGA]-时序分析工具使用
Bwen_F的博客
07-10 632
软件默认按最高频率来约束，即1000MHz，但实际最高250.13MHz，认为没有满足需求，所以报错。这是软件报告汇中的时钟信号的约束频率，如果用户没有对时钟信号加约束，软件就会对分析出的时钟信号加入约束，这个约束会按照最大的可能来约束，也就是最大设置时钟频率为1000MHz。时序分析不是在对代码进行分析，而是在对真实的门极传输路径进行分析。软件计算最高时钟频率的时候，是根据最坏路径的建立时间余量来计算的。分析设计的时序路径，分析的是寄存器到寄存器，一般不跨寄存器分析。能最高运行在多少频率的时钟？
基于5个K7的多FPGA PCIE总线架构的高性能数据预处理平台
YEYUANGEN的专栏
07-14 273
基于PCIE总线架构的高性能数据预处理FMC载板，板卡具有1个FMC+（HPC）接口，1路PCIe x8主机接口、1个RJ45千兆以太网口、2个QSFP+ 40G光纤接口。板卡采用Xilinx的高性能Kintex UltraScale系列FPGA作为实时处理器，实现FMC接口数据的采集、处理、以及背板接口互联。板载2组独立的72位DDR4 SDRAM大容量缓存。该板卡通过搭载不同的FMC子卡，可快速搭建起基于服务器的数据采集、实时处理、高性能存储平台。可广泛应用于雷达与中频信号采集、视频图像采集等场景。
[FPGA]-时序传输模型分析
最新发布
Bwen_F的博客
07-14 155
clk到达每个寄存器的时间不一致。内部时钟树内部示意图如下所示：在实际FPGA芯片内部，时钟到达每个寄存器的时钟偏差很小，但仍然存在；比如clk到达REG1花费时间0.2ns，到达REG6花费时间0.4ns。
COMX-P2020、COMX-P1022 vxWorks系统开发主机
07-13 129
提供vxworks6.9开发环境和BSP源码，支持PCIe 1.0a和msi中断，底板板载一块Xilinx CPLD XC95144，提供ISE14.7安装包和verilog源码。可定制开发基于PCIe接口和fpga的拓展接口——AD（配套AD7606模块）、DA、DI、DO、CAN总线、以太网、232/485/422、FLEXRAY、1553B等，可定制开发QT上位机人机界面。

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