vivado BLOCK_SYNTH

块同步
BLOCK_SYNTH属性用于将合成属性指定给的实例
设计中的分层模块，以提供对全局的更大程度的控制
合成使用BLOCK_SYNTH，您可以为两个不同的
同一模块的实例，并在全局合成期间对它们进行处理。
通过在实例上设置BLOCK_SYNTH，您将影响该实例，并且
下面的所有内容。例如，如果层次结构模块中嵌套了其他模块
那么，这些模块也会受到BLOCK_SYNTH属性的影响。但是，您也可以
为嵌套模块指定另一个BLOCK_SYNTH属性以更改其设置，或者
将其恢复为默认值。
使用IP时，当为指定IP时，可以使用BLOCK_SYNTH属性
全球综合。
重要提示：如果指定IP用于上下文外（OOC）合成，则BLOCK_SYNTH属性为
忽略。
您可以使用块级合成策略来合成不同层次的
自上而下的流程中的不同合成选项。您可以指定完整的约束
设计，并且还为分层模块的特定实例指定唯一约束。
有关块级合成的更多信息，请参阅Vivado Design Suite中的此链接
用户指南：综合（UG901）[参考文献18]。
体系结构支持
•所有架构。
适用对象
•分层模块（get_cell）
重要事项：设置单元实例的属性，而不是实体或模块名称的属性。
价值观
•块同步<option_name>：指示模块实例应该
使用指定的参数或选项合成。可以的选项列表
可以在Vivado Design Suite用户指南：合成（UG901）中找到指定的
[参考文献18]。

Syntax

Verilog and VHDL Syntax

Not applicable

XDC Syntax

Set the BLOCK_SYNTH property in the XDC file using the following syntax:

set_property BLOCK_SYNTH.<option_name> <value> [get_cells <instance_name>]

Where:

• <option_name> specifies the option to be defined.

• <value> specifies the value of the option.

• <instance_name> specifies the instance name of an hierarchical cell, block, or IP, to

apply the property to.

For example, you can define the following in an XDC file:

set_property BLOCK_SYNTH.RETIMING 1 [get_cells U1]

set_property BLOCK_SYNTH.STRATEGY {AREA_OPTIMIZED} [get_cells U2]

set_property BLOCK_SYNTH.STRATEGY {AREA_OPTIMIZED} [get_cells U3]

set_property BLOCK_SYNTH.STRATEGY {DEFAULT} [get_cells U3/inst1]