学习SystemVerilog的前言（一）

专栏的前言 = 唠唠嗑

1. Verilog

做数字逻辑设计，IC也好，FPGA也好，其实RTL设计部分都是大差不差的。只是之前习惯于用Verilog来做设计。Verilog的简单性让我很快的喜欢上了它，它看上去很像C语言，做可综合设计的时候，其实只用到了Verilog很少的一部分，Verilog中绝大部分是不可综合的。快速回想一下曾经用过的东西，无非就是

parameter,localparam,module,wire,reg,define,generate,always,assign,for,case,if else

2. Verilog需要增强

但是做大规模数字逻辑设计的时候，用verilog来设计还是有很多不方便的地方，比如总线信号，公共或全局的参数定义，函数定义等，这些东西用Verilog来做，需要重复很多劳动力，更主要的是重复的在多个地方定义，如果逻辑功能有更新，只修改了部分文件，忘记更新另一些文件，这种在多处定义而引起的不一致问题会跟头疼。而这些问题在SystemVerilog（SV）中却得到了很好的解决。除了上面说的，SV还提供了更多的数据类型和自定义类型，package包，接口等。

3.SystemVerilog

现在市面上有很多SystemVerilog的书籍，但是绝大多数都是介绍验证的，学了这类书籍之后，还是不知道怎么设计可综合的数字逻辑，直至找到了《SystemVerilog硬件设计及建模》，我终于学到了很多用SV设计可综合数字逻辑的东西。吃透这本书还是需要花一些精力的，我第一次读完的时候，我感觉我已经懂了SV，但是自己写RTL Code的时候有感觉很多地方没真正懂，一半是Verilog，一半是SystemVerilog，于是就读了第二遍，顺便从GitHub上找了很多大牛写的SV代码，来辅助自己的理解。今天决定写个专栏，大概十几个文章，把书中的重点拧出来，并且加上自己的一些理解。其实主要目的还是为了自己今后的工作，因为工作的时候遇到不明白的地方就来CSDN上找，总比去翻书的效率要高，再加上网页上强大的search功能比纸质书籍强多了。如果有人看到我的写专栏，还是奉劝一句：想把SV学明白的话，还是要看系统的书籍和大量的例程代码。我写的专栏更多的是为我自己服务的。