转：学习SystemVerilog的理由

   学习SystemVerilog的理由也很多，我在阅读SystemVerilog for Design 和 SystemVerilog for Verification两本书前言的过程中，总结出了SystemVerilog在以下几个方面对Verilog的增强：  riple

    更清晰、准确、简洁的硬件描述能力——Design。 在上一篇关于学习SystemVerilog的文章中，我不建议入门级的数字电路设计工程师学习SystemVerilog，原因是使用Verilog足以完成我们绝大多数工作。从提高代码的可读性和易维护性角度来看，使用SystemVerilog有助于提高工作效率。  riple

 

    编写受控随机的、分层的、可重用的测试平台的能力——Test。Verilog编写测试平台的能力就相当于采用最基本的C语言结构编程，而采用SystemVerilog编写测试平台则相当于采用C++按照面向对象的思想编程。  riple

 

    在设计描述和测试平台中添加断言的能力——Assertion。断言这个工具，在软件开发中早就广泛应用了。在单元测试、集成测试和功能覆盖率评估中，断言都是一个很强大的工具。  riple

    更高抽象层次的系统描述能力——Architectural Modeling。OOP、Dynamic Threads、Interprocess Communication、行为级和事物级的描述能力，从名称上看来确实高级。